公开(公告)号：CN119203905A

公开(公告)日：2024-12-27

申请号：CN202411288979.7

申请日：2024-09-14

Applicant: 桂林电子科技大学 ,  广西产研院时空信息技术研究所有限公司

Inventor： 孙希延 ,  张富凯 ,  纪元法 ,  白杨 ,  肖有军 ,  梁维彬 ,  江富荣

IPC: G06F30/392 ,  G06F30/394 ,  G06F30/396 ,  G06F30/398

Abstract: 本发明提供一种数字集成电路后端的Bump模块设计方法，属于集成电路数字芯片后端功耗分析领域。本发明为解决电压降分析时供电点不足导致功耗分析不准确和分析效率的问题而提供一种Bump模块设计流程。所述方法包括：数字后端布局布线数据准备、根据项目指标选择金属层创建电源条线，设置电源条带模式、开孔并连接金属层、创建Bump具体数据信息、选择对应的Bump连接电源线和地线，导出Bump的具体位置信息并标记到AP层、创建Physical Pin并导出def.gz文件。本发明主要应用于数字后端布局布线之后，电压降分析之前，为电压降分析提供供电点，便于后续的RC寄生参数提取，并通过供电点进一步降低动态电压降，操作更加便捷，减少数字集成电路的设计周期，缩短签核时间。