公开(公告)号：CN1112781C

公开(公告)日：2003-06-25

申请号：CN98102305.3

申请日：1998-05-29

Applicant: 株式会社高级数字电视广播系统研究所 ,  株式会社东芝

Inventor： 相沢雅己 ,  原田启介 ,  坪井秀典

IPC: H04L1/00 ,  H03M13/22

CPC classification number: H04L1/0071 ,  H03M13/2732 ,  H03M13/276 ,  H04L27/2626

Abstract: 在写地址产生部分，根据与输入数据同步的时钟信号产生列方向和行方向的写地址，在读地址产生部分，根据所述的时钟信号产生列方向和行方向的读地址，选择器选择这些写地址和读地址以控制RAM(14)的读和写。同时，在存储电路的存储空间以一定的值构成若干个子块，并且用整数乘以列方向的值进行叠加交错，频率方向的交错用于列方向的地址，时间方向的交错用于行方向的地址。利用这些过程，可以容易地构成深度符合要求的交错，并且电路尺寸也能减小。

公开(公告)号：CN1201310A

公开(公告)日：1998-12-09

申请号：CN98102305.3

申请日：1998-05-29

Applicant: 株式会社高级数字电视广播系统研究所 ,  株式会社东芝

Inventor： 相沢雅己 ,  原田启介 ,  坪井秀典

IPC: H04L1/00 ,  H03M13/22

CPC classification number: H04L1/0071 ,  H03M13/2732 ,  H03M13/276 ,  H04L27/2626

Abstract: 在写地址产生部分,根据与输入数据同步的时钟信号产生列方向和行方向的写地址,在读地址产生部分,根据所述的时钟信号产生列方向和行方向的读地址,选择器选择这些写地址和读地址以控制RAM(14)的读和写。同时,在存储电路的存储空间以一定的值构成若干个子块,并且用整数乘以列方向的值进行叠加交错,频率方向的交错用于列方向的地址,时间方向的交错用于行方向的地址。利用这些过程,可以容易地构成深度符合要求的交错,并且电路尺寸也能减小。