公开(公告)号：CN1298045C

公开(公告)日：2007-01-31

申请号：CN200410002980.5

申请日：2004-01-21

Applicant: 株式会社瑞萨科技 ,  松下电器产业株式会社

Inventor： 西冈康隆 ,  坂井淳二郎 ,  友久伸吾 ,  松本晋 ,  岩本文男 ,  山中通成

IPC: H01L21/768

CPC classification number: H01L21/76808 ,  Y10T29/49117 ,  Y10T29/49126 ,  Y10T29/4913 ,  Y10T29/49144 ,  Y10T29/49155 ,  Y10T29/49165

Abstract: 提供一种具有埋入的多层配线结构的半导体器件的制造方法，抑制抗蚀剂图形的析像不良的发生，降低因析像不良引起的不良配线的发生。在形成达到蚀刻阻挡膜(4)的通孔(7)之后，在保持通孔(7)的开口状态不变的状态下，进行300～400℃的退火处理。退火方法可以采用热板方法，也可以采用热处理炉方法，为了对抑制制造完毕的下层配线(20)的影响，利用热板进行5分钟至10分钟的短时间加热。借此，将滞留在上部保护膜(6)与低介电常数层间绝缘膜(5)的界面上的副产物以及滞留在蚀刻阻挡膜(4)与低介电常数层间绝缘膜(5)的界面上的副产物放出，可以减少副产物的残留量。

公开(公告)号：CN1523658A

公开(公告)日：2004-08-25

申请号：CN200410002980.5

申请日：2004-01-21

Applicant: 株式会社瑞萨科技 ,  松下电器产业株式会社

Inventor： 西冈康隆 ,  坂井淳二郎 ,  友久伸吾 ,  松本晋 ,  岩本文男 ,  山中通成

IPC: H01L21/768

CPC classification number: H01L21/76808 ,  Y10T29/49117 ,  Y10T29/49126 ,  Y10T29/4913 ,  Y10T29/49144 ,  Y10T29/49155 ,  Y10T29/49165

Abstract: 提供一种抑制抗蚀剂图形的析像不良的发生，降低因析像不良引起的不良配线的发生的具有埋入多层配线结构的半导体装置。在形成达到蚀刻阻挡膜(4)的通孔(7)之后，在保持通孔(7)的开口状态不变的状态下，进行300～400℃的退火处理。退火方法可以采用热板方法，也可以采用热处理炉方法，为了对抑制制造完毕的下层配线(20)的影响，利用热板进行5分钟至10分钟的短时间加热。借此，将滞留在上部保护膜(6)与低介电常数层间绝缘膜(5)的界面上的副产物以及滞留在蚀刻阻挡膜(4)与低介电常数层间绝缘膜(5)的界面上的副产物放出，可以减少副产物的残留量。

公开(公告)号：CN101378009A

公开(公告)日：2009-03-04

申请号：CN200810212536.4

申请日：2008-08-29

Applicant: 株式会社瑞萨科技

Inventor： 田冈弘展 ,  茂庭明美 ,  坂井淳二郎

IPC: H01L21/00 ,  H01L21/027 ,  G03F1/14

CPC classification number: G03F7/70466 ,  G03F1/70 ,  G03F7/70283

Abstract: 本发明提供使用双图案形成的半导体装置的制造方法及掩模，其中分配布图图案来避免成品率下降。该半导体装置的制造方法包括准备在双图案形成中使用的多个掩模的步骤。另外，还包括使用上述多个掩模来进行双图案形成的步骤。准备多个掩模的步骤包含根据使用多个掩模中的各个掩模的曝光步骤的特性，并考虑布图图案(LP1～LP4)的尺寸，将布图图案组(LPG1)分配到多个掩模上的步骤。

公开(公告)号：CN1497699A

公开(公告)日：2004-05-19

申请号：CN03154842.3

申请日：2003-08-15

Applicant: 株式会社瑞萨科技

Inventor： 坂井淳二郎

IPC: H01L21/768 ,  H01L21/027

CPC classification number: H01L21/76808 ,  G03F1/00 ,  H01L21/31144

Abstract: 在双镶嵌结构形成时抑制沟道形成用的光刻胶图案(光刻胶掩模)上出现的通孔附近的图案不良。图案复制掩模101的掩模图案110由遮光图案111和透光图案112构成。遮光图案111在与通孔51H对应的部分附近具有施加尺寸减小处理的形状(图案)。最好对通孔51H占有率越高的区域施加越大的尺寸减小处理。另外，掩模101用于负型光刻胶，但对于正型光刻胶用的掩模将遮光图案111和光透过图案112相互调换即可。

公开(公告)号：CN101539720A

公开(公告)日：2009-09-23

申请号：CN200910003947.7

申请日：2009-01-23

Applicant: 株式会社瑞萨科技

Inventor： 南出步 ,  茂庭明美 ,  坂井淳二郎 ,  石桥学

IPC: G03F1/14 ,  G03F7/20

CPC classification number: G03F1/36 ,  Y10T29/41

Abstract: 本发明公开了一种光掩模、半导体器件制造系统和半导体器件制造方法，其即使在主特征随机设置的情况下也能够抑制聚焦深度的恶化。次特征由位于外部四边形内部的四边形次特征置换，该外部四边形包括原始次特征的最外部分作为其外围的一部分。置换后的次特征优选为方形，其侧边的长度根据相关联的外部四边形的长度确定。置换后的次特征的中心位置优选地与外部四边形的中心或者包括原始次特征的区域的重心相一致。

公开(公告)号：CN1542925A

公开(公告)日：2004-11-03

申请号：CN200410045108.9

申请日：2004-04-28

Applicant: 株式会社瑞萨科技

Inventor： 坂井淳二郎

IPC: H01L21/312

CPC classification number: H01L21/76802 ,  G03F7/091 ,  G03F7/11

Abstract: 本发明提供即使在对低介电常数层间绝缘膜构图的情况下，也可以对光敏抗蚀剂进行固化处理的电子器件的制造方法和能量线吸收材料。于在低介电常数层间绝缘膜4上形成含有下述通式(1)的化合物的能量线吸收膜5的状态下，对光敏抗蚀剂7进行EB固化处理。通式(1)的化合物能很好地吸收电子束，因此电子束难于到达作为被加工膜的低介电常数层间绝缘膜4。化1(在图下)通式(1)(式中X、X’、R和R’中的至少一种是溴、碘、溴化烷基、碘化烷基中的任意一种，n是自然数)。

公开(公告)号：CN100336197C

公开(公告)日：2007-09-05

申请号：CN03154842.3

申请日：2003-08-15

Applicant: 株式会社瑞萨科技

Inventor： 坂井淳二郎

IPC: H01L21/768 ,  H01L21/027

CPC classification number: H01L21/76808 ,  G03F1/00 ,  H01L21/31144

Abstract: 在双镶嵌结构形成时抑制沟道形成用的光刻胶图案(光刻胶掩模)上出现的通孔附近的图案不良。图案复制掩模(101)的掩模图案(110)由遮光图案(111)和透光图案(112)构成。遮光图案(111)在与通孔(51H)对应的部分附近具有施加尺寸减小处理的形状(图案)。最好对通孔(51H)占有率越高的区域施加越大的尺寸减小处理。另外，掩模(101)用于负型光刻胶，但对于正型光刻胶用的掩模将遮光图案(111)和光透过图案(112)相互调换即可。