公开(公告)号：CN1525560A

公开(公告)日：2004-09-01

申请号：CN200410003742.6

申请日：2004-01-30

Applicant: 株式会社瑞萨科技 ,  日立超大规模集成电路系统株式会社

Inventor： 森田贞幸 ,  齐藤良和

IPC: H01L25/00 ,  H01L27/00 ,  H01L23/522 ,  H03K19/0175

CPC classification number: G11C5/145 ,  H01L24/48 ,  H01L24/49 ,  H01L2224/05554 ,  H01L2224/48091 ,  H01L2224/48137 ,  H01L2224/49175 ,  H01L2924/00014 ,  H01L2924/13091 ,  H01L2924/14 ,  H01L2924/3011 ,  H01L2924/00 ,  H01L2224/45099 ,  H01L2224/05599

Abstract: 本发明的半导体器件做到了存储器的高速存取。当半导体器件包含微处理器和半导体存储器时，微处理器包含系统侧输入/输出缓冲器，能由供给电源电压来与外部交换信号。半导体存储器包含：内部电源电路，该电路接收电源电压作为参考电压而产生与电源电压基本上相等的内部电源电压；还包含存储器侧输入/输出缓冲器，能由供给内部电源电压来与系统侧输入/输出缓冲器交换信号。这种电路结构省去了微处理器侧的电平移位，实现了从微处理器对半导体存储器的高速存取。

公开(公告)号：CN1518104A

公开(公告)日：2004-08-04

申请号：CN200410001833.6

申请日：2004-01-14

Applicant: 株式会社瑞萨科技 ,  日立超大规模集成电路系统株式会社

Inventor： 森田贞幸 ,  齐藤良和

IPC: H01L25/065 ,  H01L25/18 ,  H01L23/52 ,  H01L23/50

CPC classification number: H01L25/0657 ,  H01L23/3128 ,  H01L23/4951 ,  H01L23/49575 ,  H01L23/50 ,  H01L24/05 ,  H01L24/45 ,  H01L24/48 ,  H01L24/49 ,  H01L2224/04042 ,  H01L2224/05554 ,  H01L2224/05599 ,  H01L2224/45144 ,  H01L2224/48091 ,  H01L2224/48145 ,  H01L2224/48227 ,  H01L2224/48247 ,  H01L2224/4826 ,  H01L2224/48599 ,  H01L2224/4911 ,  H01L2224/49171 ,  H01L2224/85399 ,  H01L2225/06506 ,  H01L2225/0651 ,  H01L2225/06527 ,  H01L2225/06555 ,  H01L2225/06562 ,  H01L2225/06579 ,  H01L2225/06596 ,  H01L2924/00014 ,  H01L2924/014 ,  H01L2924/13091 ,  H01L2924/14 ,  H01L2924/181 ,  H01L2924/00 ,  H01L2924/00012

Abstract: 本发明提供了在叠置了多个大容量SRAM芯片的存储器中或是在系统LSI芯片上安装的大容量SRAM芯片中可容易地叠置和便于键合的SRAM芯片。对电路区供给外来的预定地址信号的地址端和对电路区输入/输出数据的数据输入/输出端都制作在半导体芯片上。数据输入/输出端设在半导体芯片的第一边上，地址端设在第二边上，第二边与第一边共同构成半导体芯片的一个角，而数据输入/输出端不设在第二边上。由于这样的结构，以集中的方式将地址端设在半导体芯片的一个边上，而将数据输入/输出端设在芯片的另一个边上，这就便于芯片的叠置和键合。