公开(公告)号：CN112306390B

公开(公告)日：2024-04-16

申请号：CN202010172692.3

申请日：2020-03-12

Applicant: 株式会社日立制作所

Inventor： 铃木启介 ,  中西秀亲

IPC: G06F3/06

Abstract: 本发明提供存储控制系统以及方法。能够避免节点组的写入性能的降低。各节点针对与该节点连接的每个记忆设备，根据包含表示在该节点与该记忆设备之间决定的转发速度的信息且通过该节点的OS取得的设备结构信息，确定该记忆设备的转发速度。针对各块关联了由连接有成为该块的基础的记忆设备的节点确定的转发速度。构成块组的二个以上的块基于与二个以上的节点连接的二个以上的记忆设备。当在该二个以上的块写入有被冗余化的数据的情况下，进行写入请求的结束的响应。节点将构成块组的二个以上的块维持为关联了相同的转发速度的二个以上的块。

公开(公告)号：CN112306390A

公开(公告)日：2021-02-02

申请号：CN202010172692.3

申请日：2020-03-12

Applicant: 株式会社日立制作所

Inventor： 铃木启介 ,  中西秀亲

IPC: G06F3/06

Abstract: 本发明提供存储控制系统以及方法。能够避免节点组的写入性能的降低。各节点针对与该节点连接的每个记忆设备，根据包含表示在该节点与该记忆设备之间决定的转发速度的信息且通过该节点的OS取得的设备结构信息，确定该记忆设备的转发速度。针对各块关联了由连接有成为该块的基础的记忆设备的节点确定的转发速度。构成块组的二个以上的块基于与二个以上的节点连接的二个以上的记忆设备。当在该二个以上的块写入有被冗余化的数据的情况下，进行写入请求的结束的响应。节点将构成块组的二个以上的块维持为关联了相同的转发速度的二个以上的块。