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公开(公告)号：CN108574485A
公开(公告)日：2018-09-25
申请号：CN201710810739.2
申请日：2017-09-11
Applicant: 株式会社东芝
IPC: H03K19/177
Abstract: 一种集成电路，具备：第1配线及第2配线；存储元件，具有连接于第1配线的第1端子及连接于第2配线的第2端子，电阻能够变化为高电阻状态和低电阻状态；第1晶体管，源极及漏极中的一方连接于第1配线的一端，具有高介电金属栅；第1电路，向第1端子与第2端子之间施加第1写入电压，使存储元件的电阻从高电阻状态变化为低电阻状态；第2电路，读取存储元件的电阻，将读取出的电阻值与规定值进行比较；第3电路，在读取出的电阻值比规定值大的情况下，将第1晶体管的阈值电压降低；第4电路，在阈值电压降低之后，将第1写入电压以上的第2写入电压施加到第1端子与第2端子之间；以及第5电路，使第1晶体管的阈值电压上升。
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