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公开(公告)号：CN104021815B
公开(公告)日：2017-06-23
申请号：CN201310346957.7
申请日：2013-08-09
Applicant: 株式会社东芝
CPC classification number: G11C16/3404 , G11C11/5628 , G11C16/0483 , G11C16/3427
Abstract: 本发明提供在存储串内具有多个子块，即使在子块部分地被擦除了的情况下也可以防止相邻子块的存储单元的阈值电压分布的幅度扩大的非易失性半导体存储装置。存储单元阵列11具有包含与字线连接的多个存储单元的多个存储串，上述多个存储串分为多个子块，能够按每子块擦除数据。控制部15在数据的写入时，在非选择的子块被写入的情况下与未被写入的情况下，改变对所选择的子块所包含的选择字线供给的校验电平。
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公开(公告)号：CN103680627B
公开(公告)日：2016-11-23
申请号：CN201310349438.6
申请日：2013-08-12
Applicant: 株式会社东芝
Inventor： 常盘直哉
CPC classification number: G11C16/16 , G11C16/0466 , G11C16/0483 , G11C16/06 , G11C16/08 , G11C16/10 , G11C16/26 , G11C16/3445
Abstract: 本发明提供删除时间短的半导体存储装置。半导体存储装置包括多个存储部件。各存储部件包括在第1及第2端之间串联连接的第1晶体管(SDTr)、多个存储单元晶体管(MTr)和第2晶体管(SSTr)。多个存储部件的各个中，对应的存储单元晶体管的控制栅电极共同连接。位线(BL)与多个存储部件的第1端共同连接。源线(SL)与多个存储部件的第2端共同连接。读出放大器(3)接收使能信号(STBn)后，读出及放大位线上的电流或电压。在向指示多个存储单元部件的数据删除的信号转变为无效逻辑后的删除验证期间的控制栅电极施加删除验证用的电压的期间，使能信号2次以上为有效。
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公开(公告)号：CN102623056B
公开(公告)日：2016-01-06
申请号：CN201210091337.9
申请日：2008-02-29
Applicant: 株式会社东芝
Inventor： 常盘直哉
IPC: G11C16/06
CPC classification number: G11C16/06
Abstract: 本发明公开了非易失性半导体存储装置、非易失性半导体存储系统、及非易失性半导体存储系统中的不良列的管理方法，该非易失性半导体存储装置，具备：存储器单元阵列，其排列有能够电气改写的非易失性存储器单元；第1数据保持电路，其至少能够暂时保持所述存储器单元的同时读出或写入的统一处理单位的读出数据或写入数据；将所述第1数据保持电路的所述数据取出至装置外部的电路；以及第2数据保持电路，其在电源导通时自动设定数据，且能够利用从装置外部输入的指令，变更在所述电源导通时设定的数据；其中，所述统一处理单位是容量等于装置内部利用的单位数、与可向装置外部连续输出或者从装置外部连续输入的最大单位数之和的单位。
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公开(公告)号：CN101847441B
公开(公告)日：2013-04-17
申请号：CN201010135739.5
申请日：2010-03-10
Applicant: 株式会社东芝
CPC classification number: G11C13/0004 , G11C13/0064 , G11C13/0069 , G11C2013/0085 , G11C2213/71 , G11C2213/72
Abstract: 本发明提供实现了低功耗及高速访问的非易失性半导体存储装置。非易失性半导体存储装置具有：存储器核，其具有多个存储体，并被逻辑地分割为多个页，该多个存储体包括矩阵状地配置的多个存储单元及对存储单元供给数据写入所需要的偏置电压的数据写入单元，该多个页包括属于预定数量的存储体的预定数量的存储单元；以及控制单元，其控制数据写入单元，按包括预定数量的存储单元的每一写入单位进行对页写入数据的页写入。控制单元，以包括编写操作及检验操作的步骤的重复执行页写入，仅对于在检验操作中无法确认为正常的数据写入的写入单位，在下一步骤及以后执行编写操作及检验操作。
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公开(公告)号：CN102623055A
公开(公告)日：2012-08-01
申请号：CN201210091270.9
申请日：2008-02-29
Applicant: 株式会社东芝
Inventor： 常盘直哉
IPC: G11C16/06
CPC classification number: G11C16/06
Abstract: 本发明公开了非易失性半导体存储装置、非易失性半导体存储系统、及非易失性半导体存储系统中的不良列的管理方法，该非易失性半导体存储装置，具备：存储器单元阵列，其排列有能够电气改写的非易失性存储器单元；第1数据保持电路，其至少能够暂时保持所述存储器单元的同时读出或写入的统一处理单位的读出数据或写入数据；将所述第1数据保持电路的所述数据取出至装置外部的电路；以及第2数据保持电路，其在电源导通时自动设定数据，且能够利用从装置外部输入的指令，变更在所述电源导通时设定的数据；其中，所述统一处理单位是容量等于装置内部利用的单位数、与可向装置外部连续输出或者从装置外部连续输入的最大单位数之和的单位。
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Patent Agency Ranking
公开(公告)号：CN101261882B
公开(公告)日：2012-05-30
申请号：CN200810092088.9
申请日：2008-02-29
Applicant: 株式会社东芝
Inventor： 常盘直哉
IPC: G11C29/12
CPC classification number: G11C16/06
Abstract: 本发明公开了非易失性半导体存储装置、非易失性半导体存储系统、及非易失性半导体存储系统中的不良列的管理方法，该非易失性半导体存储装置，具备：存储器单元阵列，其排列有能够电气改写的非易失性存储器单元；第1数据保持电路，其至少能够暂时保持所述存储器单元的同时读出或写入的统一处理单位的读出数据或写入数据；将所述第1数据保持电路的所述数据取出至装置外部的电路；以及第2数据保持电路，其在电源导通时自动设定数据，且能够利用从装置外部输入的指令，变更在所述电源导通时设定的数据；其中，所述统一处理单位是容量等于装置内部利用的单位数、与可向装置外部连续输出或者从装置外部连续输入的最大单位数之和的单位。
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公开(公告)号：CN106469569A
公开(公告)日：2017-03-01
申请号：CN201610134603.X
申请日：2016-03-09
Applicant: 株式会社东芝
Inventor： 常盘直哉
Abstract: 本发明的实施方式提供一种能够提高处理能力的半导体存储装置及存储系统。实施方式的存储系统具备半导体存储装置和控制器。半导体存储装置具备：第1存储单元阵列，能够存储与第1及第2比特对应的第1及第2页；以及第1至第3高速缓冲存储器。控制器能够在发送与第1页对应的第1地址信号前，发送与第2页对应的第2地址信号，也能在发送与第2页对应的第2地址信号前，发送与第1页对应的第1地址信号。
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公开(公告)号：CN102623055B
公开(公告)日：2015-09-16
申请号：CN201210091270.9
申请日：2008-02-29
Applicant: 株式会社东芝
Inventor： 常盘直哉
IPC: G11C16/06
CPC classification number: G11C16/06
Abstract: 本发明公开了非易失性半导体存储装置、非易失性半导体存储系统、及非易失性半导体存储系统中的不良列的管理方法，该非易失性半导体存储装置，具备：存储器单元阵列，其排列有能够电气改写的非易失性存储器单元；第1数据保持电路，其至少能够暂时保持所述存储器单元的同时读出或写入的统一处理单位的读出数据或写入数据；将所述第1数据保持电路的所述数据取出至装置外部的电路；以及第2数据保持电路，其在电源导通时自动设定数据，且能够利用从装置外部输入的指令，变更在所述电源导通时设定的数据；其中，所述统一处理单位是容量等于装置内部利用的单位数、与可向装置外部连续输出或者从装置外部连续输入的最大单位数之和的单位。
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公开(公告)号：CN101261882A
公开(公告)日：2008-09-10
申请号：CN200810092088.9
申请日：2008-02-29
Applicant: 株式会社东芝
Inventor： 常盘直哉
IPC: G11C29/12
CPC classification number: G11C16/06
Abstract: 本发明公开了非易失性半导体存储装置、非易失性半导体存储系统、及非易失性半导体存储系统中的不良列的管理方法，该非易失性半导体存储装置，具备：存储器单元阵列，其排列有能够电气改写的非易失性存储器单元；第1数据保持电路，其至少能够暂时保持所述存储器单元的同时读出或写入的统一处理单位的读出数据或写入数据；将所述第1数据保持电路的所述数据取出至装置外部的电路；以及第2数据保持电路，其在电源导通时自动设定数据，且能够利用从装置外部输入的指令，变更在所述电源导通时设定的数据；其中，所述统一处理单位是容量等于装置内部利用的单位数、与可向装置外部连续输出或者从装置外部连续输入的最大单位数之和的单位。
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公开(公告)号：CN106251900A
公开(公告)日：2016-12-21
申请号：CN201610137242.4
申请日：2016-03-10
Applicant: 株式会社东芝
Inventor： 常盘直哉
Abstract: 本发明的实施方式提供一种可实现系统整体的性能提升的半导体存储装置及存储系统。一实施方式的半导体存储装置具备存储单元、及对存储单元按照第1指令进行写入操作的控制电路。写入操作包含第1操作及第2操作。控制电路使用第1电压使第1操作开始，使用比第1电压高的第2电压使第2操作开始，并且若在第1操作中接收到第2指令，则将第1状态的信号输出，若在第2操作中接收到第2指令，则将与第1状态不同的第2状态的信号输出。
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