公开(公告)号：CN1380584A

公开(公告)日：2002-11-20

申请号：CN02106195.5

申请日：2002-04-09

Applicant: 株式会社东芝 ,  大日本印刷株式会社

Inventor： 姜帅现 ,  井上壮一

IPC: G03F7/20 ,  G03F1/16 ,  G03F7/16

CPC classification number: G03F7/70466 ,  G03F1/00 ,  G03F1/50

Abstract: 一种母掩模的制造方法,用于在被曝光体(2)上对具有能一次曝光的区域以上大小的图形进行曝光。将具有能一次曝光的区域以上大小的图形分割成重复性低的区域(4)、以及重复性高的区域(A)。其次,将上述重复性低的区域(4)的图形描绘在至少一个第一母掩模(1－5、1－6)上。将上述重复性高的区域(A)的图形描绘在至少一个第二母掩模(1－1～1－4)上。

公开(公告)号：CN1630031A

公开(公告)日：2005-06-22

申请号：CN200410101310.9

申请日：2004-12-16

Applicant: 株式会社东芝

Inventor： 姜帅现 ,  小谷敏也 ,  井上壮一

IPC: H01L21/00 ,  H01L21/82 ,  G06F17/50

CPC classification number: G03F1/36 ,  G03F7/70441

Abstract: 本发明提供一种半导体器件用图形的制作方法，它包括：从图形布局中提取部分区域的步骤；对此部分区域中所含图形给予扰动的生成扰动图形的步骤；校正上述扰动图形的步骤；根据上述校正后的扰动图形预测晶片上形成的第一图形的步骤；求出上记扰动图形与上述第一图形的第一差异的步骤；和存储有关包含上述第一差异相关信息的上述扰动图形的信息的步骤。

公开(公告)号：CN1319120C

公开(公告)日：2007-05-30

申请号：CN200410101310.9

申请日：2004-12-16

Applicant: 株式会社东芝

Inventor： 姜帅现 ,  小谷敏也 ,  井上壮一

IPC: H01L21/00 ,  H01L21/82 ,  G06F17/50

CPC classification number: G03F1/36 ,  G03F7/70441

Abstract: 本发明提供一种半导体器件用图形的制作方法，它包括：从图形布局中提取部分区域的步骤；对此部分区域中所含图形给予扰动的生成扰动图形的步骤；校正上述扰动图形的步骤；根据上述校正后的扰动图形预测晶片上形成的第一图形的步骤；求出上述扰动图形与上述第一图形的第一差异的步骤；和存储有关包含上述第一差异相关信息的上述扰动图形的信息的步骤。

公开(公告)号：CN1221867C

公开(公告)日：2005-10-05

申请号：CN02106195.5

申请日：2002-04-09

Applicant: 株式会社东芝 ,  大日本印刷株式会社

Inventor： 姜帅现 ,  井上壮一

IPC: G03F7/20 ,  G03F1/16 ,  G03F7/16

CPC classification number: G03F7/70466 ,  G03F1/00 ,  G03F1/50

Abstract: 一种母掩模的制造方法，用于在被曝光体上对具有能一次曝光的区域以上大小的图形进行曝光，其特征在于包括：将上述具有能一次曝光的区域以上大小的图形分割成具有X方向图形的第一切割区域(4X)的图形、具有与上述X方向交叉的Y方向图形的第二切割区域(4Y)的图形、和功能元件(A)的图形的步骤；将上述第一切割区域(4X)的上述X方向图形描绘在至少一个第一母掩模(1-5)上的步骤；将上述第二切割区域(4Y)的上述Y方向图形描绘在至少一个第二母掩模(1-6)上的步骤；以及将上述功能元件(A)的图形描绘在至少一个第三母掩模(1-1～1-4)上。

公开(公告)号：CN1630032B

公开(公告)日：2010-05-12

申请号：CN200410101357.5

申请日：2004-12-17

Applicant: 株式会社东芝

Inventor： 小谷敏也 ,  姜帅现 ,  市川裕隆

IPC: H01L21/00

CPC classification number: G06F17/5081

Abstract: 一种设计图形的校正方法，它是考虑了在半导体集成电路各层之间加工余量的校正设计图形的方法，此方法包括下述步骤：基于第一层设计图形计算对应于第一层加工图形形状的第一图形形状；基于第二层设计图形计算对应于第二层加工图形形状的第二图形形状；通过对上述第一图形形状与第二图形形状进行布尔运算处理，计算第三图形形状；判定根据上述第三图形形状求得的评价值是否满足预定值；在判定上述评价值不满足预定值时，校正上述第一与第二设计图形两者中至少一方。

公开(公告)号：CN1645377A

公开(公告)日：2005-07-27

申请号：CN200410099747.3

申请日：2004-12-16

Applicant: 株式会社东芝

Inventor： 小谷敏也 ,  野岛茂树 ,  姜帅现 ,  出羽恭子 ,  小川龙二 ,  田中聪 ,  井上壮一 ,  高川裕隆

IPC: G06F17/50 ,  H01L21/82

CPC classification number: G06F17/5081 ,  H01L21/0271

Abstract: 本发明提供一种通过使设计规则、工艺邻近效应修正(process proximity correction)参数和工艺参数的至少1个最优化制作设计布局的方法，包括：根据设计布局和工艺参数计算加工图形形状(processed pattern shape)的工序；抽取相对于所述加工图形形状的评价值不满足指定的公差(tolerance)的危险部位(dangerous spot)的工序；根据包含在所述危险部位的图形生成所述设计布局的修正指导的工序；根据所述修正指导进行与所述设计布局的所述危险部位对应的部分的修正的工序。

公开(公告)号：CN100392662C

公开(公告)日：2008-06-04

申请号：CN200410099747.3

申请日：2004-12-16

Applicant: 株式会社东芝

Inventor： 小谷敏也 ,  野岛茂树 ,  姜帅现 ,  出羽恭子 ,  小川龙二 ,  田中聪 ,  井上壮一 ,  市川裕隆

IPC: G06F17/50 ,  H01L21/82

CPC classification number: G06F17/5081 ,  H01L21/0271

Abstract: 本发明提供一种通过使设计规则、工艺邻近效应修正(processproximity correction)参数和工艺参数的至少1个最优化制作设计布局的方法，包括：根据设计布局和工艺参数计算加工图形形状(processed patternshape)的工序；抽取相对于所述加工图形形状的评价值不满足指定的公差(tolerance)的危险部位(dangerous spot)的工序；根据包含在所述危险部位的图形生成所述设计布局的修正指导的工序；根据所述修正指导进行与所述设计布局的所述危险部位对应的部分的修正的工序。

公开(公告)号：CN1630032A

公开(公告)日：2005-06-22

申请号：CN200410101357.5

申请日：2004-12-17

Applicant: 株式会社东芝

Inventor： 小谷敏也 ,  姜帅现 ,  市川裕隆

IPC: H01L21/00

CPC classification number: G06F17/5081

Abstract: 一种设计图形的校正方法，它是考虑了在半导体集成电路各层之间加工余量的校正设计图形的方法，此方法包括下述步骤：基于第一层设计图形计算对应于第一层加工图形形状的第一图形形状；基于第二层设计图形计算对应于第二层加工图形形状的第二图形形状；通过对上述第一图形形状与第二图形形状进行布尔运算处理，计算第三图形形状；判定根据上述第三图形形状求得的评价值是否满足预定值；在判定上述评价值不满足预定值时，校正上述第一与第二设计图形两者中至少一方。