公开(公告)号：CN1231836C

公开(公告)日：2005-12-14

申请号：CN02148251.9

申请日：2002-10-31

Applicant: 株式会社东芝

Inventor： 松本展 ,  三浦貴

IPC: G06F9/00 ,  G06F9/48

CPC classification number: G06F11/3648

Abstract: 本发明提供一种排错(debug)装置及排错方法。在第1存储装置存储多个程序码。各程序码具有识别符。第2存储装置至少具有一个存储区域，在该存储区域存储在第1存储装置存储的多个程序码中的被执行的程序码。第1变数存储区域保持在第2存储装置存储的程序码的识别符。控制部在命令的内容与第1变数区域的内容一致的情况下使其中断。

公开(公告)号：CN1462938A

公开(公告)日：2003-12-24

申请号：CN02148251.9

申请日：2002-10-31

Applicant: 株式会社东芝

Inventor： 松本展 ,  三浦貴

IPC: G06F9/00 ,  G06F9/48

CPC classification number: G06F11/3648

Abstract: 本发明提供一种排错(debug)装置及排错方法。在第1存储装置存储多个程序码。各程序码具有识别符。第2存储装置至少具有一个存储区域，在该存储区域存储在第1存储装置存储的多个程序码中的被执行的程序码。第1变数存储区域保持在第2存储装置存储的程序码的识别符。控制部在命令的内容与第1变数区域的内容一致的情况下使其中断。