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公开(公告)号:CN117747694A
公开(公告)日:2024-03-22
申请号:CN202311773819.7
申请日:2020-03-10
Applicant: 松下知识产权经营株式会社
IPC: H01L31/107 , H01L31/0352 , H01L31/02 , H01L27/146 , H04N25/766 , H04N25/75
Abstract: 本发明提供一种光检测器,受光部和外围部设置在半导体基板,所述受光部包括:N型的第一区域;P型的第二半导体层;和P型的第一半导体层,所述第一区域、所述第二半导体层、所述第一半导体层按照所述第一区域、所述第二半导体层、所述第一半导体层的顺序层叠,所述第一半导体层中的P型的杂质浓度的最大值比所述第二半导体层中的P型的杂质浓度的最大值高,所述外围部包括:P型的第一阱;N型的第三阱;和所述第一半导体层,所述第三阱在从截面观察时包围所述第一阱的侧部和底部的整体。
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公开(公告)号:CN117377865A
公开(公告)日:2024-01-09
申请号:CN202280037747.7
申请日:2022-03-30
Applicant: 松下知识产权经营株式会社
IPC: G01N21/27
Abstract: 本发明解决的问题是:在使用通过对检查目标和背景进行成像而获得的检查目标图像的检查系统和检查方法中,提高识别检查目标的物质的精度。检查系统(100)包括检查图像获取器(31)、频谱校正器(32)、频谱确定器(33)和结果输出端(40)。检查图像获取器(31)获取检查目标图像。检查目标图像是通过在四个或更多个波长范围内对包括检查目标和背景的对象进行成像而获得的。频谱校正器(32)基于背景的图像的频谱对第一频谱进行校正以生成第二频谱。第一频谱是检查目标图像中的检查目标的图像的频谱。频谱确定器(33)基于第二频谱来确定检查目标是否是第一物质。
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公开(公告)号:CN116635876A
公开(公告)日:2023-08-22
申请号:CN202180079976.0
申请日:2021-10-14
Applicant: 松下知识产权经营株式会社
IPC: G06N20/00
Abstract: 本文中公开了一种用于试图减小识别错误标签所需的时间的技术。一种处理系统(1)包括第一获取器(11)、第二获取器(12)、第三获取器(13)、识别器(14)和提取器(15)。第一获取器(11)被配置为获取已经分配有标签的多条学习数据(D2)。第二获取器(12)被配置为获取基于多条学习数据(D2)而生成的学得模型(M1)。第三获取器(13)被配置为获取已经分配有标签的识别数据(D1)。识别器(14)被配置为基于学得模型(M1)来识别识别数据(D1)。提取器(15)被配置为基于应用于学得模型(M1)中并且与识别数据(D1)和多条学习数据(D2)中的每一条学习数据之间的相似度有关的指数,从多条学习数据(D2)中提取与识别数据(D1)类似的一条或多条学习数据(D2)。
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公开(公告)号:CN113614932B
公开(公告)日:2024-01-09
申请号:CN202080023598.X
申请日:2020-03-10
Applicant: 松下知识产权经营株式会社
IPC: H01L31/107 , H01L27/146 , H04N25/75 , H04N25/766
Abstract: 在光检测器(1000),具有APD(111)的受光部基板(10)的第一主面(S1)上,光检测器(1000)还包括在半导体基板(10)的第二主面(S2)上设置的背面电极(300)和设置在受光部(100)与外围电路部(200)之间的p型第一分离部(13)。APD(111)在第一主面(S1)侧具有n型区域(20),并且具有在Z方向与n型区域(20)相接触的p外延层(12)。外围电路部(200)具有设置在p阱(14)的n(100)与外围电路部(200)分别设置在p型半导体
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公开(公告)号:CN113614932A
公开(公告)日:2021-11-05
申请号:CN202080023598.X
申请日:2020-03-10
Applicant: 松下知识产权经营株式会社
IPC: H01L31/107 , H01L27/146 , H04N5/369
Abstract: 在光检测器(1000),具有APD(111)的受光部(100)与外围电路部(200)分别设置在p型半导体基板(10)的第一主面(S1)上,光检测器(1000)还包括在半导体基板(10)的第二主面(S2)上设置的背面电极(300)和设置在受光部(100)与外围电路部(200)之间的p型第一分离部(13)。APD(111)在第一主面(S1)侧具有n型区域(20),并且具有在Z方向与n型区域(20)相接触的p外延层(12)。外围电路部(200)具有设置在p阱(14)的n型MISFET(30)和以包围p阱(14)的侧部和底部的方式而设的n阱(21)。
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