公开(公告)号：CN101495975A

公开(公告)日：2009-07-29

申请号：CN200780028311.7

申请日：2007-12-25

Applicant: 松下电器产业株式会社

Inventor： 山田隆史 ,  伊元大辅 ,  浅井幸治 ,  市口诚道 ,  持田哲司

IPC: G06F12/06 ,  G06T1/20 ,  G06F12/02 ,  G06T1/60

CPC classification number: G06F13/1668 ,  G06T1/60

Abstract: 本发明的存储控制装置包括：指令生成部(102)，将从主机发行的所述存储器存取请求分割成按每一存储装置的存取指令；指令发行部(104)、(105)，对所述多个存储装置发行存取指令；以及数据控制部(106)，在主机(200)和存储器(0)、(1)之间按需要转换数据，指令生成部(102)在与分割后的多个存取指令相对应的所述多个存储装置的物理地址相同或不同的情况下，进行对多个存储装置输出相同的物理地址的控制和输出不同的物理地址的控制的转换。

公开(公告)号：CN103858117A

公开(公告)日：2014-06-11

申请号：CN201380003483.4

申请日：2013-08-01

Applicant: 松下电器产业株式会社

Inventor： 吉田笃 ,  得津觉 ,  石井友规 ,  山口孝雄 ,  市口诚道

IPC: G06F13/362 ,  G06F12/00 ,  G06F12/06 ,  H04L12/851

CPC classification number: G06F13/1689 ,  G06F13/362

Abstract: 本发明提供一种访问控制装置，针对共有存储器，调停来自请求质量不同的多个总线主控的访问，以提高针对总线主控的构成或个数的变更的扩展性。访问控制装置，对经由被网络化的总线从多个第一节点各自向作为目的地的多个第二节点的任一个发送的数据进行调节。访问控制装置，具有：缓存器，其根据目的地以及请求质量，从多个第一节点区分地保存请求质量和目的地不同的各数据；级间调停部，其按照请求质量的从严格到宽松的顺序，选择各数据的请求质量；目的地间调停部，其选择应发送的数据的目的地，使向各目的地的数据的发送量分散；和发送控制部，其根据由级间调停部选择的请求质量以及由目的地间调停部选择的目的地，来控制数据的发送。

公开(公告)号：CN101495975B

公开(公告)日：2011-10-05

申请号：CN200780028311.7

申请日：2007-12-25

Applicant: 松下电器产业株式会社

Inventor： 山田隆史 ,  伊元大辅 ,  浅井幸治 ,  市口诚道 ,  持田哲司

IPC: G06F12/06 ,  G06T1/20 ,  G06F12/02 ,  G06T1/60

CPC classification number: G06F13/1668 ,  G06T1/60

Abstract: 本发明的存储控制装置包括：指令生成部(102)，将从主机发行的所述存储器存取请求分割成按每一存储装置的存取指令；指令发行部(104)、(105)，对所述多个存储装置发行存取指令；以及数据控制部(106)，在主机(200)和存储器(0)、(1)之间按需要转换数据，指令生成部(102)在与分割后的多个存取指令相对应的所述多个存储装置的物理地址相同或不同的情况下，进行对多个存储装置输出相同的物理地址的控制和输出不同的物理地址的控制的转换。

公开(公告)号：CN1942870B

公开(公告)日：2010-05-12

申请号：CN200580010992.5

申请日：2005-03-18

Applicant: 松下电器产业株式会社

Inventor： 田中卓敏 ,  持田哲司 ,  市口诚道

IPC: G06F12/02 ,  G06F13/28 ,  G06T7/20 ,  H04N5/907 ,  H04N7/32

CPC classification number: G06F12/0207 ,  H04N19/423 ,  H04N19/43 ,  H04N19/433

Abstract: 本发明提供一种信息处理装置及数据访问方法，即使在以矩形为单位进行访问的情况下，也可以消减不必要的数据的传送量，改善有效带宽。包括存储器(1)、主设备(13～15)以及指令处理部(11)，上述存储器(1)是具有突发模式的DRAM，该突发模式对连续的列地址的数据进行突发传输；主设备发行访问请求；上述指令处理部(11)变换访问地址，该访问地址包含在各主设备所发行的访问请求中；其中至少由一个主设备访问M×N(M及N是整数)的矩形区域，上述指令处理部(11)变换地址，从而使得第L(L是整数)行的第K+m(K及m是整数m≤M)列的数据和第L+n(L及n是整数n≤N)行的第K列数据成为连续的列地址。

公开(公告)号：CN1942870A

公开(公告)日：2007-04-04

申请号：CN200580010992.5

申请日：2005-03-18

Applicant: 松下电器产业株式会社

Inventor： 田中卓敏 ,  持田哲司 ,  市口诚道

IPC: G06F12/02 ,  G06F13/28 ,  G06T7/20 ,  H04N5/907 ,  H04N7/32

CPC classification number: G06F12/0207 ,  H04N19/423 ,  H04N19/43 ,  H04N19/433

Abstract: 本发明的信息处理装置包括存储器1、主设备13～15以及指令处理部11，上述存储器1是具有突发模式的DRAM，该突发模式对连续的列地址的数据进行突发传输；上述主设备13～15发行访问请求；上述指令处理部11变换访问地址，该访问地址包含在各主设备所发行的访问请求中；其中至少由一个主设备访问M×N(M及N是整数)的矩形区域，上述指令处理部11变换地址，从而使得第L(L是整数)行的第K+m(K及m是整数m≤M)列的数据和第L+n(L及n是整数n≤N)行的第K列数据成为连续的列地址。