公开(公告)号：CN1532693A

公开(公告)日：2004-09-29

申请号：CN200410032202.0

申请日：2004-03-24

Applicant: 松下电器产业株式会社

Inventor： 冈林羽月 ,  田中哲也 ,  瓶子岳人 ,  小川一

IPC: G06F9/38 ,  G06F9/45

CPC classification number: G06F9/30072 ,  G06F8/447 ,  G06F9/325

Abstract: 本发明提供一种电路规模小、且可以低功耗高速执行循环处理的处理器，具备解码部与运算部等，当解码部译码指令[jloop C6，C1：C4，TAR，Ra]时，执行如下一系列处理，即(1)在寄存器Ra小于0的情况下，将条件标志C4设成0，(2)将条件标志C2的值传送给条件标志C1，将条件标志C3的值传送给条件标志C2，将条件标志C4的值传送给条件标志C3和C6，(3)对寄存器Ra加上－1，并存储在寄存器Ra中，(4)分支到分支寄存器(TAR)所示的地址。在跳跃缓冲器中未填充分支目的地的指令的情况下，填充分支目的地的指令。

公开(公告)号：CN1862521A

公开(公告)日：2006-11-15

申请号：CN200510092463.6

申请日：2003-06-03

Applicant: 松下电器产业株式会社

Inventor： 田中哲也 ,  冈林羽月 ,  瓶子岳人 ,  小川一 ,  古贺义宏 ,  黑田学 ,  铃木正人 ,  清原督三 ,  田中健 ,  西田英志 ,  宫阪修二

IPC: G06F15/80

CPC classification number: G06F9/30014 ,  G06F9/30018 ,  G06F9/30036 ,  G06F9/30145 ,  G06F9/30167 ,  G06F9/3885 ,  G06F9/3887 ,  G06F15/8015

Abstract: 提供一种执行对作为SIMD运算对象的操作数位置的约束少、弹性高的SIMD运算的处理器。具备解码部(20)和运算部(40)等，若解码部(20)译码命令[vxaddh Rc，Ra，Rb]，则算术逻辑、比较运算器(41)等(i)将寄存器Ra的上位16位与寄存器Rb的下位16位相加，将结果存储在寄存器Rc的上位16位中，同时，(ii)将寄存器Ra的下位16位与寄存器Rb的上位16位相加，将结果存储在寄存器Rc的下位16位中。

公开(公告)号：CN1246772C

公开(公告)日：2006-03-22

申请号：CN03138541.9

申请日：2003-06-03

Applicant: 松下电器产业株式会社

Inventor： 田中哲也 ,  冈林羽月 ,  瓶子岳人 ,  小川一 ,  古贺义宏 ,  黑田学 ,  铃木正人 ,  清原督三 ,  田中健 ,  西田英志 ,  宫阪修二

IPC: G06F9/30

CPC classification number: G06F9/30014 ,  G06F9/30018 ,  G06F9/30036 ,  G06F9/30145 ,  G06F9/30167 ,  G06F9/3885 ,  G06F9/3887 ,  G06F15/8015

Abstract: 提供一种执行对作为SIMD运算对象的操作数位置的约束少、弹性高的SIMD运算的处理器。具备解码部(20)和运算部(40)等，若解码部(20)译码命令[vxaddh Rc，Ra，Rb]，则算术逻辑、比较运算器(41)等(i)将寄存器Ra的上位16位与寄存器Rb的下位16位相加，将结果存储在寄存器Rc的上位16位中，同时，(ii)将寄存器Ra的下位16位与寄存器Rb的上位16位相加，将结果存储在寄存器Rc的下位16位中。

公开(公告)号：CN1302380C

公开(公告)日：2007-02-28

申请号：CN200410032202.0

申请日：2004-03-24

Applicant: 松下电器产业株式会社

Inventor： 冈林羽月 ,  田中哲也 ,  瓶子岳人 ,  小川一

IPC: G06F9/38 ,  G06F9/45

CPC classification number: G06F9/30072 ,  G06F8/447 ,  G06F9/325

Abstract: 本发明提供一种电路规模小、且可以低功耗高速执行循环处理的处理器，具备解码部与运算部等，当解码部译码指令[jloop C6，C1：C4，TAR，Ra]时，执行如下一系列处理，即(1)在寄存器Ra小于0的情况下，将条件标志C4设成0，(2)将条件标志C2的值传送给条件标志C1，将条件标志C3的值传送给条件标志C2，将条件标志C4的值传送给条件标志C3和C6，(3)对寄存器Ra加上-1，并存储在寄存器Ra中，(4)分支到分支寄存器(TAR)所示的地址。在跳跃缓冲器中未填充分支目的地的指令的情况下，填充分支目的地的指令。

公开(公告)号：CN1467622A

公开(公告)日：2004-01-14

申请号：CN03138541.9

申请日：2003-06-03

Applicant: 松下电器产业株式会社

Inventor： 田中哲也 ,  冈林羽月 ,  瓶子岳人 ,  小川一 ,  古贺义宏 ,  黑田学 ,  铃木正人 ,  清原督三 ,  田中健 ,  西田英志 ,  宫阪修二

IPC: G06F9/30

CPC classification number: G06F9/30014 ,  G06F9/30018 ,  G06F9/30036 ,  G06F9/30145 ,  G06F9/30167 ,  G06F9/3885 ,  G06F9/3887 ,  G06F15/8015

Abstract: 提供一种执行对作为SIMD运算对象的操作数位置的约束少、弹性高的SIMD运算的处理器。具备解码部(20)和运算部(40)等，若解码部(20)译码命令[vxaddh Rc，Ra，Rb]，则算术逻辑、比较运算器(41)等(i)将寄存器Ra的上位16位与寄存器Rb的下位16位相加，将结果存储在寄存器Rc的上位16位中，同时，(ii)将寄存器Ra的下位16位与寄存器Rb的上位16位相加，将结果存储在寄存器Rc的下位16位中。