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公开(公告)号：CN101089832A
公开(公告)日：2007-12-19
申请号：CN200710111103.5
申请日：2007-06-11
Applicant: 松下电器产业株式会社
IPC: G06F13/16
CPC classification number: G06F13/161
Abstract: 本发明提供一种统一存储器系统，该系统包括：由多个主控装置存取的存储器；预测存取控制部，根据所述多个主控装置之一的CPU对所述存储器的第1存取请求，产生对所述存储器的预测性的第2存取请求；存储控制器，接收所述第1和第2存取请求、以及所述多个主控装置中所述CPU之外的其他主控装置对所述存储器的存取请求，并对所述存储器执行这些请求。所述预测存取控制部，根据有关对所述存储器存取的信息即预测存取信息，产生所述第2存取请求。通过本发明，可以提高统一存储器系统的性能。
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公开(公告)号：CN101034381A
公开(公告)日：2007-09-12
申请号：CN200710085547.6
申请日：2007-03-08
Applicant: 松下电器产业株式会社
CPC classification number: G06F12/0862 , G06F2212/6022
Abstract: 本发明提供一种多主机系统，在多主机处理中，在存储器上的共享区域共享数据的情况下，可以减轻用于确认主机经存储控制器向存储器写入共享数据的处理所需的系统负担。具有存储控制器(4)，执行从主机(1～3)发行的对存储器(5)的访问请求；主机(1)，向所述存储控制器(4)发行所述数据对所述共享区域的写入请求；预取控制部(9)，确认将所述数据写入到所述共享区域中，并从所述共享区域中预取出所述数据；主机(2)，从所述预取单元通知预取所述数据，并读取所述预取的数据。
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公开(公告)号：CN1584859A
公开(公告)日：2005-02-23
申请号：CN200410057802.2
申请日：2004-08-18
Applicant: 松下电器产业株式会社
IPC: G06F13/28
CPC classification number: G06F13/4282
Abstract: 在数据传送装置中传送数据所需的操作周期数被减少。由于提供数据传送控制部件110，用于基于传送等待时间信息591和592来控制对于传送源和传送目的的访问定时，从传送源设备121输出的数据被传送目的设备122直接获取。结果，可以省略将数据临时存储到数据缓冲器中所需的数据传送时间，以及由于省略了数据缓冲器，可以减小电路规模并缩短数据传送时间。
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公开(公告)号：CN1655121A
公开(公告)日：2005-08-17
申请号：CN200410103669.X
申请日：2004-12-24
Applicant: 松下电器产业株式会社
CPC classification number: G06F11/1417 , G06F11/1004
Abstract: 在电力激活之后，传送器14检查具有所分配的第一错误校验码114并且存储在第一存储装置11中的引导程序111，使所述引导程序111经历检错/纠错过程，并将所述引导程序111传送到第二存储装置12。如果通过执行第二存储装置12上的引导程序111而正确地完成传送，CPU10就为具有所分配的第二错误校验码115的主程序112执行检错/纠错过程，并将主程序112传送到第三存储装置13，在此之后CPU的控制分支到第三存储装置13上的主程序112。结果，能够在不采用NOR型快闪存储器的情况下执行系统引导。
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公开(公告)号：CN1624673A
公开(公告)日：2005-06-08
申请号：CN200410098060.8
申请日：2004-12-02
Applicant: 松下电器产业株式会社
IPC: G06F13/38
CPC classification number: H04N21/4583
Abstract: 本发明在图像处理装置和图像输入输出装置与被它们共有访问的共有的存储器之间具备缓冲器，控制成只对特定的访问使用缓冲器，同时控制向共有的存储器的数据传输。对来自图像处理装置的单个传输请求和来自图像输入输出装置的突发传输请求，在缓冲器中保持单个传输数据，并且控制选择器以便进行向存储器的突发传输。
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Patent Agency Ranking
公开(公告)号：CN102460383A
公开(公告)日：2012-05-16
申请号：CN200980160133.2
申请日：2009-12-10
Applicant: 松下电器产业株式会社
CPC classification number: G06F11/1402 , G06F11/1068 , G06F11/1417 , G06F12/0246 , G06F2212/7202
Abstract: 本发明提供一种数据处理方法、半导体集成电路。对存储第i个分割数据串的第i个特定块执行读出处理(ST102～ST111)(ST101)。在无法正常读出第i个分割数据串的情况下，对多个普通块组各自所包含的存储第i个分割数据串的第i个普通块依次执行读出处理(ST114)。在能够正常读出第i个分割数据串的情况下，判定p个分割数据串的读出是否已完成(ST112)。在被判定为p个分割数据串的读出未完成的情况下，对存储接在第i个分割数据串之后的第i+1个分割数据串的第i+1个特定块执行读出处理(ST115)。
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公开(公告)号：CN100558154C
公开(公告)日：2009-11-04
申请号：CN200610001761.4
申请日：2006-01-25
Applicant: 松下电器产业株式会社
IPC: H04N5/92
CPC classification number: H04N19/40 , H04N19/12 , H04N19/139 , H04N19/15 , H04N19/154 , H04N19/156 , H04N19/159 , H04N19/162 , H04N19/46
Abstract: 本发明公开了一种记录装置：向其中存储一个或者多个记录数据块以及一个或者多个编码信息组，通过编码视频数据块创建各记录数据块，每个编码信息组是在编码视频数据块其中不同之一时提取的信息并且表示该视频数据块的特征；记录后的数据块与编码信息组一一对应存储；基于该存储后的编码信息组选择记录数据块；通过采用预定编码方法重编码所选择的记录数据块创建重编码数据块；在创建重编码数据块的过程中提取相应的重编码信息组；并存储(a)代替所选择的记录数据块的重编码数据块和(b)代替对应于所选择的记录数据块的编码信息组的重编码信息组。
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公开(公告)号：CN100541431C
公开(公告)日：2009-09-16
申请号：CN200710142349.9
申请日：2004-12-24
Applicant: 松下电器产业株式会社
IPC: G06F9/445
CPC classification number: G06F11/1417 , G06F11/1004
Abstract: 本发明公开了一种信息处理设备和用于该设备的ROM图像生成设备，其中，在电力激活之后，传送器14检查具有所分配的第一错误校验码114并且存储在第一存储装置11中的引导程序111，使所述引导程序111经历检错/纠错过程，并将所述引导程序111传送到第二存储装置12。如果通过执行第二存储装置12上的引导程序111而正确地完成传送，CPU 10就为具有所分配的第二错误校验码115的主程序112执行检错/纠错过程，并将主程序112传送到第三存储装置13，在此之后CPU的控制分支到第三存储装置13上的主程序112。结果，能够在不采用NOR型快闪存储器的情况下执行系统引导。
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公开(公告)号：CN1932783A
公开(公告)日：2007-03-21
申请号：CN200610153489.1
申请日：2006-09-15
Applicant: 松下电器产业株式会社
IPC: G06F12/08
CPC classification number: G06F13/1631
Abstract: 提供一种存储器控制装置，能抑制对外部存储器的存取效率的恶化，同时可靠地获得与外部存储器的匹配性。该存储器控制装置具备：数据缓冲器(112)及地址缓冲器(113)，分别保存与来自第1主板(100)的过去的存取请求有关的数据及地址；第1比较部(113)，当接受了新的存取请求时，比较其地址和地址缓冲器(113)的地址；缓冲器控制部(111)，根据该比较，向外部存储器I/F(170)发行存取请求，或者向第1主板(100)输出数据缓冲器(112)的数据；特定存取检测部(123)，当检测出对被保存在特定地址寄存器(122)的特定地址的存取请求时，与比较结果无关地，对数据缓冲器(112)的内容进行无效化。
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公开(公告)号：CN100409186C
公开(公告)日：2008-08-06
申请号：CN200610071652.X
申请日：2006-03-29
Applicant: 松下电器产业株式会社
IPC: G06F9/445
CPC classification number: G06F9/4403
Abstract: 提供一种信息处理设备，其中将有效的初始程序传送至RAM，同时避开在低可靠存储设备(例如NAND型闪速存储器等设备)中存在的无效块。管理信息存储部分29存储指示第一存储设备31中的无效块的位置的管理信息30。当信息处理设备1通电时，控制传送确定部分20根据管理信息30从第一存储设备11的有效块中读取BSP26，并将所述BSP26传送至第二存储设备32。因此，可以避免读取存在于第一存储设备31中的无效块。
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