公开(公告)号：CN116070072A

公开(公告)日：2023-05-05

申请号：CN202310054131.7

申请日：2023-02-03

Applicant: 杭州国芯科技股份有限公司

Inventor： 龚文科 ,  黄磊 ,  应屹航 ,  胡俊 ,  王理想

IPC: G06F17/16

Abstract: 本发明公开了一种矩阵运算中转置、转置乘和相乘的方法。本发明通过矩阵转置处理单元、矩阵转置乘处理单元、输出单元和两个中间缓存实现。矩阵转置处理单元对输入数据进行转置处理；矩阵转置乘处理单元获取两个输入矩阵的数据，进行一个矩阵的转置乘另一个矩阵的处理；输出单元从中间缓存取出数据写入外部存储器；矩阵转置处理单元和矩阵转置乘处理单元共用一个输出单元；中间缓存存储处理过程中的数据，当输出单元使用一个中间缓存进行输出时，处理单元使用另一个中间缓存进行数据缓存。本发明方法使用矩阵转置乘的方式，两个矩阵相乘采用列数据运算方法，减少了数据的重复取用的次数和中间缓存的面积，并节省了总线带宽和运算时间。

公开(公告)号：CN117560501B

公开(公告)日：2024-04-12

申请号：CN202410040590.4

申请日：2024-01-11

Applicant: 杭州国芯科技股份有限公司

Inventor： 胡俊 ,  陈树 ,  应屹航 ,  陈伟 ,  卢娜 ,  龚文科

IPC: H04N19/44 ,  H04N19/176 ,  H04N19/80 ,  H04N19/42 ,  H04N19/503 ,  H04N19/593

Abstract: 本发明涉及一种多标准视频解码器。本发明包括主处理器、视频协处理器、多标准视频解码核。主处理器配置视频协处理器，包括配置视频协处理器工作的内存环境、内存区域、工作模式、处理当前解码结果。视频协处理器得到主处理器的配置后，执行解码指令，并上报当前指令的解码结果。多标准视频解码核按照主处理器配置的解码标准进行视频解码，包括码流的载入和解析、宏块解码、上报解码完成，在解码发生错误后随时终止当前解码指令。本发明使用可编程代码进行串联启动，既不损失视频硬件解码的性能，又能让软件层实时监控解码器的状态。本发明中各解码细节模块的启动和结束受控于软件，后期芯片开发易于进行标准扩展。

公开(公告)号：CN117560501A

公开(公告)日：2024-02-13

申请号：CN202410040590.4

申请日：2024-01-11

Applicant: 杭州国芯科技股份有限公司

Inventor： 胡俊 ,  陈树 ,  应屹航 ,  陈伟 ,  卢娜 ,  龚文科

IPC: H04N19/44 ,  H04N19/176 ,  H04N19/80 ,  H04N19/42 ,  H04N19/503 ,  H04N19/593

Abstract: 本发明涉及一种多标准视频解码器架构。本发明包括主处理器、视频协处理器、多标准视频解码核。主处理器配置视频协处理器，包括配置视频协处理器工作的内存环境、内存区域、工作模式、处理当前解码结果。视频协处理器得到主处理器的配置后，执行解码指令，并上报当前指令的解码结果。多标准视频解码核按照主处理器配置的解码标准进行视频解码，包括码流的载入和解析、宏块解码、上报解码完成，在解码发生错误后随时终止当前解码指令。本发明使用可编程代码进行串联启动，既不损失视频硬件解码的性能，又能让软件层实时监控解码器的状态。本发明中各解码细节模块的启动和结束受控于软件，后期芯片开发易于进行标准扩展。

公开(公告)号：CN117669674A

公开(公告)日：2024-03-08

申请号：CN202311824684.2

申请日：2023-12-27

Applicant: 杭州国芯科技股份有限公司

Inventor： 龚文科 ,  黄磊 ,  应屹航 ,  胡俊 ,  王理想 ,  郑迪

IPC: G06N3/063

Abstract: 本发明涉及一种神经网络小内存芯片架构。目前神经网络微型化趋势盛行，MCU和FPGA方案的体积劣势明显。本发明提出一个芯片硬件架构，包括通过总线进行通信的输入采集模块、处理器CPU、存储器FLASH、运行内存SRAM、神经网络模块、输出模块。采用SRAM作为系统运行内存，用于缓存神经网络运行时的所有数据，神经网络的命令FIFO，神经网络命令对应的地址信息表以及CPU运行时的数据；采用FLASH作为系统存储器，用于存储神经网络的权重和结构指令以及CPU的程序和只读数据。本发明芯片架构中，处理器CPU和神经网络模块并行运行，提升了运行效率。本发明在神经网络运行时复用内存空间，达到减小内存空间的效果。