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公开(公告)号：CN102420752B
公开(公告)日：2015-02-04
申请号：CN201110384057.2
申请日：2011-11-28
Applicant: 曙光信息产业(北京)有限公司
IPC: H04L12/70
Abstract: 本发明提供了一种10Gbps流量下的动态分流装置，所述动态分流装置包括：主机、与主机通过PCI总线连接的分流单元以及与所述分流单元连接的服务器单元；所述分流单元包括万兆以太网控制器发送模块(TX)以及与其连接的万兆以太网控制器接收模块(RX)。本发明提供的10Gbps流量下的动态分流装置，实现了全流量复制功能，满足了服务器对所有流量监控的目的。
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公开(公告)号：CN102497302B
公开(公告)日：2014-05-21
申请号：CN201110383717.5
申请日：2011-11-28
Applicant: 曙光信息产业(北京)有限公司
Abstract: 本发明提供了一种千兆和万兆混合网络接入系统，所述接入系统包括：GE/10GE光纤通路、光电转换模块、主机、与所述光电转换模块连接的编程控制单元；所述GE/10GE光纤通路和所述光电转换模块连接，所述编程控制单元与所述主机连接；所述编程控制单元包括：信号切换模块、与所述信号切换模块连接的可编程晶振模块、分别与所述信号切换模块和所述可编程晶振模块连接的FPGA单元；所述FPGA单元通过PCIE总线与所述主机连接。本发明提供的千兆和万兆混合网络接入系统，占用资源少，从物理层控制入手，利用可编程晶振实现了千兆以太网和万兆以太网的混合接入。
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公开(公告)号：CN102426861B
公开(公告)日：2014-05-21
申请号：CN201110384060.4
申请日：2011-11-28
Applicant: 曙光信息产业(北京)有限公司
Abstract: 本发明提供了一种测试DDR3数据有效窗口的方法，先计算出DDR3的数据有效窗口大小，再根据窗口大小设置读数据采样时钟的相位。本发明提供的测试DDR3数据有效窗口的方法，可在对DDR3内存的硬件设计之后，通过所述测试DDR3数据有效窗口的方法和装置测试出数据有效窗口大小，然后在对DDR3控制器设计中直接根据测试得到的窗口大小设置读时钟采样点位置，提高了硬件设计的效率，降低了PCB的布局布线难度。
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公开(公告)号：CN102426861A
公开(公告)日：2012-04-25
申请号：CN201110384060.4
申请日：2011-11-28
Applicant: 曙光信息产业(北京)有限公司
IPC: G11C29/56
Abstract: 本发明提供了一种测试DDR3数据有效窗口的方法，先计算出DDR3的数据有效窗口大小，再根据窗口大小设置读数据采样时钟的相位。本发明提供的测试DDR3数据有效窗口的方法，可在对DDR3内存的硬件设计之后，通过所述测试DDR3数据有效窗口的方法和装置测试出数据有效窗口大小，然后在对DDR3控制器设计中直接根据测试得到的窗口大小设置读时钟采样点位置，提高了硬件设计的效率，降低了PCB的布局布线难度。
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公开(公告)号：CN102404067A
公开(公告)日：2012-04-04
申请号：CN201110383402.0
申请日：2011-11-28
Applicant: 曙光信息产业(北京)有限公司
IPC: H04J3/16
Abstract: 本发明提供了一种SDH网络STM-64帧头检测系统，其包括：光电转换电路、数据时钟恢复监控电路、帧重排序设备和帧头位置输出电路；所述光电转换电路、所述数据时钟恢复监控电路、所述帧重排序设备和所述帧头位置输出电路依次连接。本发明提供的SDH网络STM-64帧头检测系统，设计了从bit级到byte级的STM-64并行数据重排电路，比只使用bit级的重排电路节省了64倍的电路资源，通过控制寄存器即可完成帧头检测工作，节省了电路资源，降低了电路成本。
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Patent Agency Ranking
公开(公告)号：CN102541779B
公开(公告)日：2015-07-08
申请号：CN201110383370.4
申请日：2011-11-28
Applicant: 曙光信息产业(北京)有限公司
IPC: G06F13/28
Abstract: 本发明提供了一种提高多数据缓冲区DMA效率的系统和方法，包括：(1)当应用程序向数据缓冲区填入数据时，缓冲区的相关信息通过主机IO总线送往网卡并存储在数据缓冲区信息管理模块。(2)数据缓冲区信息管理模块检测到数据缓冲区中有数据需要发送时，就从缓冲区相关信息中提取出待发送数据的地址和长度，并送往DMA请求队列。(3)DMA请求队列将对数据块的请求组织为一个或多个符合主机IO总线要求的DMA请求，并发送到主机。(4)主机的DMA控制器响应接收到的DMA请求，将被请求的数据通过主机IO总线发送网卡上。本发明提供的提高多数据缓冲区DMA效率的系统和方法，基于非描述符机制的多队列DMA引擎，提高主机IO总线的利用率和报文发送速度。
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公开(公告)号：CN102546290B
公开(公告)日：2015-02-18
申请号：CN201110384035.6
申请日：2011-11-28
Applicant: 曙光信息产业(北京)有限公司
IPC: H04L12/26
Abstract: 本发明提供了一种10Gbps网络流量下测试TCP并发连接的测试装置，包括主机和与其通过PCIe总线连接的测试单元；所述测试单元包括：与所述主机连接的PCIe控制器，与所述PCIe控制器连接的并发测试单元；所述并发测试单元包括：依次连接的TxDuplicate电路、TxAddPayload电路和10G以太网控制器。本发明提供的10Gbps网络流量下测试TCP并发连接的测试装置，基于fpga实现，以简单可靠的方式实现千万级别并发流的测试，而且可以减少测试的时间。
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公开(公告)号：CN102523142B
公开(公告)日：2015-02-18
申请号：CN201110384034.1
申请日：2011-11-28
Applicant: 曙光信息产业(北京)有限公司
Abstract: 本发明提供了一种基于GTX的20端口千兆以太网接入系统，其包括：GTXE1单元和与其连接的千兆以太网MAC；所述GTXE1单元包括8B/10B编码器、PMD模块和8B/10B解码器；所述千兆以太网MAC包括：MAC TX模块和与其连接的MAC RX模块；所述8B/10B编码器、所述PMD模块和所述8B/10B解码器依次连接。本发明提供的基于GTX的20端口千兆以太网接入系统，可以突破xilinx的4Gbps流量限制，且无需另外开发基于千兆以太网配置的GTXE1的千兆以太网软核，节省系统成本。
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公开(公告)号：CN102404222B
公开(公告)日：2014-07-23
申请号：CN201110383669.X
申请日：2011-11-28
Applicant: 曙光信息产业(北京)有限公司
Abstract: 本发明提供了一种支持多端口的网络数据报文统计系统，支持多端口的网络数据报文统计系统，其包括：报文触发电路和统计输出电路，所述统计系统包括统计设备，所述报文触发电路、所述统计设备和所述统计输出电路依次连接；所述报文统计系统利用型号为lx130t的fpga芯片。本发明提供的支持多端口的网络数据报文统计系统，可以对数据报文进行无遗漏的统计。
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公开(公告)号：CN102497302A
公开(公告)日：2012-06-13
申请号：CN201110383717.5
申请日：2011-11-28
Applicant: 曙光信息产业(北京)有限公司
Abstract: 本发明提供了一种千兆和万兆混合网络接入系统，所述接入系统包括：GE/10GE光纤通路、光电转换模块、主机、与所述光电转换模块连接的编程控制单元；所述GE/10GE光纤通路和所述光电转换模块连接，所述编程控制单元与所述主机连接；所述编程控制单元包括：信号切换模块、与所述信号切换模块连接的可编程晶振模块、分别与所述信号切换模块和所述可编程晶振模块连接的FPGA单元；所述FPGA单元通过PCIE总线与所述主机连接。本发明提供的千兆和万兆混合网络接入系统，占用资源少，从物理层控制入手，利用可编程晶振实现了千兆以太网和万兆以太网的混合接入。
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