公开(公告)号：CN111886588B

公开(公告)日：2024-05-14

申请号：CN201980013880.7

申请日：2019-03-12

Applicant: 日立安斯泰莫株式会社

Inventor： 饭田隆博 ,  铃木尊文

IPC: G06F15/167 ,  G06F9/54

Abstract: 本发明提供一种抑制进行并行处理的多个内核间的通信中的延迟的技术。本发明中，车辆控制系统(2)的ECU(302)具有多个内核(401)和共享存储器(405)。发送侧的内核(401‑1)在通过核间通信来发送数据时，向由共享存储器(405)中设置的多个缓冲器部(901)中各自存放的按照每一通信系统加以管理的计数器值决定的缓冲器部(901)写入该数据和根据写入顺序加以更新后的计数器值。接收侧的内核(401‑2)在通过核间通信来接收数据时，从由多个缓冲器部(901)中各自存放的计数器值决定的、存放有每一通信系统的最新的数据的缓冲器部(901)读出数据。

公开(公告)号：CN118829968A

公开(公告)日：2024-10-22

申请号：CN202280093212.1

申请日：2022-04-22

Applicant: 日立安斯泰莫株式会社

Inventor： 矶崎保德 ,  阿部雄介 ,  饭田隆博

IPC: G06F8/654

Abstract: 本发明涉及电子控制装置，其具备：包含执行规定的程序的处理器的微机；以及与所述微机连接的外部非易失性存储器，所述微机具有内部非易失性存储器、与所述外部非易失性存储器通信的第1通信部、与外部装置通信的第2通信部，所述微机将用于改写所述内部非易失性存储器的从所述外部装置接收到的数据写入所述内部非易失性存储器和所述外部非易失性存储器。