多处理器结构的模拟方法及模拟器

    公开(公告)号:CN102467406B

    公开(公告)日:2014-04-16

    申请号:CN201010537156.5

    申请日:2010-11-09

    Abstract: 一种多处理器结构的模拟方法及模拟器,利用多处理器宿主机对多处理器结构目标机的多个处理器的行为进行模拟,包括:创建多个宿主进程,其中,每个宿主进程采用轮转的方式对所分配的目标机处理器执行目标机处理器节拍的行为模拟,并行执行多个宿主进程,每个宿主进程对所分配的目标机处理器的一个目标机处理器节拍的行为模拟后,该宿主进程的节拍数加1;根据每个宿主进程的节拍数及当前的全局时钟值,实现多个进程之间的松散同步,所述当前的全局时钟值为目标机处理器节拍数。本发明的多处理器结构的模拟方法及模拟器提高了并行模拟的速度,有效控制了目标机各个处理器模拟进度的差异,能够保持目标机多处理器结构行为模拟的真实性。

    异步通信优化方法
    2.
    发明授权

    公开(公告)号:CN114217939B

    公开(公告)日:2025-05-16

    申请号:CN202110381609.8

    申请日:2021-04-09

    Abstract: 本发明公开一种异步通信优化方法,S1、判断物理资源是否满足大于等于用户程序所需进程数2倍的条件;S2、为用户程序的各个进程间隔分配控制核心作为进程控制核心,并在每个用户进程之间启用一个空闲的控制核心作为专用控制核心,所述进程控制核心与所述专用控制核心组成与用户进程一一对应的异步控制核心;S3、实现单个进程控制核心与多个运算核心阵列的逻辑组合;S6、当位于进程控制核心的用户程序进程(主线程)进行与位于专用控制核心的通信探查服务关键互斥操作时,对线程信号量置1,以主动抢锁并进行关键互斥操作,抢锁成功后信号量置0,允许通信探查服务继续竞争线程锁。本发明可有效提升通信密集型大规模并发应用的整体性能。

    基于异构众核处理器的卷积计算数据重用方法

    公开(公告)号:CN112559197B

    公开(公告)日:2022-11-15

    申请号:CN201910852525.0

    申请日:2019-09-10

    Abstract: 本发明公开一种基于异构众核处理器的卷积计算数据重用方法,CPU通过数据块A和数据块B完成数据块C的卷积计算,包括以下步骤:S1、根据异构众核处理器的内核数,二维映射成N*N个,将数据块A、数据块B、数据块C划分为N*N块,第(i,j)号内核将第(j,i)块数据从内存读取到自己的片上存储器内,数据块C(i,j)的卷积计算需要数据块A(i,k)和数据块B(k,j),其中k=1,2,……,N;S2、进入循环k,循环次数从1到N,共N次,利用得到的数据块A、数据块B完成数据块C的第K次卷积计算。本发明显著降低卷积计算在异构众核处理器上的内存访存需求,充分发挥众核计算能力,从而实现卷积计算高性能,提升其在异构众核处理器上的计算性能。

    一种异构众核架构上基于算子融合的数据复用方法

    公开(公告)号:CN114239669A

    公开(公告)日:2022-03-25

    申请号:CN202110398219.1

    申请日:2021-04-14

    Abstract: 本发明公开一种异构众核架构上基于算子融合的数据复用方法,将DNN算子库中依次调用的至少两个算子A、B进行功能融合,获得融合算子C,执行以下操作:S1、融合算子C从主存中读取数据到局存中,并将读取的数据作为算子A的输入;S2、算子A将获取的数据作为输入,进行相应的运算,完成算子A的功能计算,此时算子A将结果保留在局存中不写回主存;S3、算子A将局存中的计算结果传递给算子B,作为算子B的输入;S4、算子B将来自算子A的数据作为输入;S5、算子B完成运算后,将最终的计算结果从局存写回主存;S6、算子C运算结束。本发明极大减少了内存访问次数,提高了数据的复用率,综合提升了可融合算子的效率。

    一种Cache一致性极限测试方法

    公开(公告)号:CN105446840B

    公开(公告)日:2019-02-12

    申请号:CN201510827235.2

    申请日:2015-11-24

    Abstract: 本发明提供了一种Cache一致性极限测试方法,包括:执行Cache的规模和结构配置,其中根据Cache大小、Cache行长度、相连路组的数量以及一致性策略,确定Cache一致性极限测试的粒度、访存顺序和访存的Cache入口地址,而不遍历整个Cache;设置用于精确错误定位的初始值和数据还原运算,其中采用地址作为初始值,数据还原操作采用拍数最少的移位运算;设置多粒度高密度访存方式,其中使得Cache的操作以Cache行为单位,不同的处理器以并行进程同时或交替对同一个Cache行进行访存;设置与系统相关的Cache协议验证。

    一种低延迟旁路的消息优化方法

    公开(公告)号:CN109117288A

    公开(公告)日:2019-01-01

    申请号:CN201810928707.7

    申请日:2018-08-15

    Abstract: 本发明公开一种低延迟旁路的消息优化方法,该方法采用旁路方式,对于满足一定长度要求的用户消息请求,采用快速旁路方式处理,减少用户函数到底层消息操作的调用层次;同时,不在通信支撑环境中对用户消息数据以及包头进行组包操作,而是将这些信息直接写入网络接口芯片的短快消息通路条目中,减少硬件读取描述符并访问用户数据的传输启动开销。本发明能够充分利用底层硬件的短快消息通路,在降低硬件处理开销的同时,从软件层面尽量减少消息数据的启动和处理开销,有效降低短消息通信延迟。

    一种Cache一致性极限测试方法

    公开(公告)号:CN105446840A

    公开(公告)日:2016-03-30

    申请号:CN201510827235.2

    申请日:2015-11-24

    CPC classification number: G06F11/2205 G06F11/2247 G06F11/2294 G06F11/263

    Abstract: 本发明提供了一种Cache一致性极限测试方法,包括:执行Cache的规模和结构配置,其中根据Cache大小、Cache行长度、相连路组的数量以及一致性策略,确定Cache一致性极限测试的粒度、访存顺序和访存的Cache入口地址,而不遍历整个Cache;设置用于精确错误定位的初始值和数据还原运算,其中采用地址作为初始值,数据还原操作采用拍数最少的移位运算;设置多粒度高密度访存方式,其中使得Cache的操作以Cache行为单位,不同的处理器以并行进程同时或交替对同一个Cache行进行访存;设置与系统相关的Cache协议验证。

    多处理器结构的模拟方法及模拟器

    公开(公告)号:CN102467406A

    公开(公告)日:2012-05-23

    申请号:CN201010537156.5

    申请日:2010-11-09

    Abstract: 一种多处理器结构的模拟方法及模拟器,利用多处理器宿主机对多处理器结构目标机的多个处理器的行为进行模拟,包括:创建多个宿主进程,其中,每个宿主进程采用轮转的方式对所分配的目标机处理器执行目标机处理器节拍的行为模拟,并行执行多个宿主进程,每个宿主进程对所分配的目标机处理器的一个目标机处理器节拍的行为模拟后,该宿主进程的节拍数加1;根据每个宿主进程的节拍数及当前的全局时钟值,实现多个进程之间的松散同步,所述当前的全局时钟值为目标机处理器节拍数。本发明的多处理器结构的模拟方法及模拟器提高了并行模拟的速度,有效控制了目标机各个处理器模拟进度的差异,能够保持目标机多处理器结构行为模拟的真实性。

    面向大规模并发通信的优化方法

    公开(公告)号:CN112532539B

    公开(公告)日:2023-03-28

    申请号:CN201910879920.8

    申请日:2019-09-18

    Abstract: 本发明公开一种面向大规模并发通信的优化方法,包括以下步骤:S1、发送方向接收方发起发送请求,设置完成计数器初值;S2、接收方收到来自于发送方的发送请求后,匹配相关接收请求信息,向发送方应答目的地址信息;S3、发送方收到来自于接收方的请求应答后,投递拆分后的前n个传输请求;S4、如果探查到某一个传输请求完成,则将完成计数器的值减1,并判断当前完成计数器的值是否为0,如果为0,向发送方投递完成通知,否则,继续补充后续传输请求;S5、接收方收到来自于接收方的完成通知,置接收操作完成。本发明解决了网络资源竞争导致的性能干扰问题和并发通信的性能可扩展性问题,可有效增强并发通信优化手段的灵活性,提升大规模并发通信性能。

    一种低延迟旁路的消息优化方法

    公开(公告)号:CN109117288B

    公开(公告)日:2022-04-12

    申请号:CN201810928707.7

    申请日:2018-08-15

    Abstract: 本发明公开一种低延迟旁路的消息优化方法,该方法采用旁路方式,对于满足一定长度要求的用户消息请求,采用快速旁路方式处理,减少用户函数到底层消息操作的调用层次;同时,不在通信支撑环境中对用户消息数据以及包头进行组包操作,而是将这些信息直接写入网络接口芯片的短消息通路条目中,减少硬件读取描述符并访问用户数据的传输启动开销。本发明能够充分利用底层硬件的短消息通路,在降低硬件处理开销的同时,从软件层面尽量减少消息数据的启动和处理开销,有效降低短消息通信延迟。

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