公开(公告)号：CN114428761B

公开(公告)日：2024-07-16

申请号：CN202210052457.1

申请日：2022-01-18

Applicant: 成都信息工程大学

Inventor： 凌味未 ,  相博镪 ,  赵良平 ,  胡双 ,  邹金成 ,  李蠡

IPC: G06F15/78 ,  G06N3/063 ,  G10H1/00

Abstract: 本发明公开了一种基于FPGA的神经网络编曲方法及装置，该装置包括显示模块、控制按键模块、音频解码模块以及带神经网络硬件加速器软核的FPGA模块，其中FPGA模块用于实现对各模块的控制以及人工智能数据运算，其搭载有片上系统，片上系统包括基于指令集的架构的神经网络硬件加速器、数据调度模块和存储器，神经网络硬件加速器用于根据已搭建的神经网络模型进行运算，在运算过程中，数据调度模块将模型权重由存储器搬移至神经网络硬件加速器进行运算，得到运算结果后，将推理得到的音符对应的音频波形数据从存储器搬移至音频解码模块进行播放。本发明可解决现有的神经网络编曲方法在算力和可重构性方面的局限。

公开(公告)号：CN114428761A

公开(公告)日：2022-05-03

申请号：CN202210052457.1

申请日：2022-01-18

Applicant: 成都信息工程大学

Inventor： 凌味未 ,  相博镪 ,  赵良平 ,  胡双 ,  邹金成 ,  李蠡

IPC: G06F15/78 ,  G06N3/063 ,  G10H1/00

Abstract: 本发明公开了一种基于FPGA的神经网络编曲方法及装置，该装置包括显示模块、控制按键模块、音频解码模块以及带神经网络硬件加速器软核的FPGA模块，其中FPGA模块用于实现对各模块的控制以及人工智能数据运算，其搭载有片上系统，片上系统包括基于指令集的架构的神经网络硬件加速器、数据调度模块和存储器，神经网络硬件加速器用于根据已搭建的神经网络模型进行运算，在运算过程中，数据调度模块将模型权重由存储器搬移至神经网络硬件加速器进行运算，得到运算结果后，将推理得到的音符对应的音频波形数据从存储器搬移至音频解码模块进行播放。本发明可解决现有的神经网络编曲方法在算力和可重构性方面的局限。