公开(公告)号：CN108363672A

公开(公告)日：2018-08-03

申请号：CN201810053127.8

申请日：2018-01-19

Applicant: 慧与发展有限责任合伙企业

Inventor： 朱承军 ,  W·J·普里斯

IPC: G06F13/40 ,  G06F13/42 ,  H01R13/02 ,  H01R31/06

CPC classification number: G06F13/4004 ,  G06F13/4282

Abstract: 本发明涉及一种PCIe接头。一种示例性电子设备可包括高速外围设备互连(PCIe)接头，该高速外围设备互连接头包括多个通道端口，该多个通道端口可设置成行。该行中的第一半行中的通道端口的物理通道数可从该行的第一端朝着该行的中间呈升序或降序。该行中的第二半行中的通道端口的物理通道数可从该行的中间朝着该行的第二端呈降序或升序。当该第一半行的顺序为降序时，该第二半行的顺序可为升序；并且当该第一半行的顺序为升序时，该第二半行的顺序可为降序。

公开(公告)号：CN108363672B

公开(公告)日：2021-04-09

申请号：CN201810053127.8

申请日：2018-01-19

Applicant: 慧与发展有限责任合伙企业

Inventor： 朱承军 ,  W·J·普里斯

IPC: G06F13/40 ,  G06F13/42 ,  H01R13/02 ,  H01R31/06

Abstract: 本发明涉及一种PCIe接头。一种示例性电子设备可包括高速外围设备互连(PCIe)接头，该高速外围设备互连接头包括多个通道端口，该多个通道端口可设置成行。该行中的第一半行中的通道端口的物理通道数可从该行的第一端朝着该行的中间呈升序或降序。该行中的第二半行中的通道端口的物理通道数可从该行的中间朝着该行的第二端呈降序或升序。当该第一半行的顺序为降序时，该第二半行的顺序可为升序；并且当该第一半行的顺序为升序时，该第二半行的顺序可为降序。

公开(公告)号：CN106462492A

公开(公告)日：2017-02-22

申请号：CN201480077268.3

申请日：2014-03-20

Applicant: 慧与发展有限责任合伙企业

Inventor： S·纳扎里 ,  D·A·哈博 ,  F·安迪 ,  W·J·普里斯 ,  D·M·卡恩

IPC: G06F12/02

CPC classification number: G06F11/1092 ,  G06F11/1008 ,  G06F11/108 ,  G06F11/2094 ,  G06F12/0246 ,  G06F2212/2022 ,  G06F2212/214 ,  G06F2212/261 ,  G06F2212/7202

Abstract: 数据存储驱动器以及与数据存储驱动器通信耦合的控制器。数据存储驱动器包括第一存储空间区域以及至少第二存储空间区域。存储驱动器预留第一存储空间区域用于超量配置操作。该控制器指示数据存储驱动器使用第二存储空间区域用于超量配置操作。