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公开(公告)号：CN116204473A
公开(公告)日：2023-06-02
申请号：CN202211534369.1
申请日：2022-11-29
Applicant: 意法半导体股份有限公司 , 意法半导体应用有限公司 , 意法半导体国际有限公司
Abstract: 本公开的实施例涉及处理系统、相关集成电路、设备和方法。在一实施例中，处理系统包括：多个存储元件，每个存储元件包括锁存器或触发器且被配置为接收包括数据位的写入请求并将所接收的数据位存储到锁存器或触发器；非易失性存储器，其被配置为存储多个存储元件的数据位；硬件配置电路，其被配置为从非易失性存储器读取数据位并生成写入请求以便将数据位存储到存储元件；以及硬件电路，其被配置为依据存储到多个存储元件的第一存储元件的锁存器或触发器的逻辑电平而改变操作。其中，第一存储元件包括另一锁存器或另一触发器，并且被配置为响应于写请求将所接收的数据位的反相版本存储到另一锁存器或另一触发器。
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公开(公告)号：CN115129510A
公开(公告)日：2022-09-30
申请号：CN202210302361.6
申请日：2022-03-24
Applicant: 意法半导体股份有限公司 , 意法半导体应用有限公司
IPC: G06F11/14
Abstract: 本公开的各实施例涉及处理系统、相关集成电路、设备和方法。处理系统包括复位电路、存储配置数据的存储器和将配置数据传输到配置数据客户端的硬件配置电路。系统执行复位阶段、配置阶段和软件运行时阶段。第一复位端子和第二复位端子与分别和配置数据客户端相关联的第一电路装置和第二电路装置相关联。配置数据包括第一端子和第二端子的第一模式配置数据和第二模式配置数据。复位阶段和配置阶段期间，第一电路装置激活强下拉，第二电路装置激活弱下拉。软件运行时间阶段期间，第一电路装置激活实现双向复位端子的弱下拉或者激活实现复位输出端子的弱上拉电阻，第二电路装置激活实现复位输入端子的弱上拉或者激活实现复位输出端子的强上拉。
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公开(公告)号：CN115220786A
公开(公告)日：2022-10-21
申请号：CN202210320518.8
申请日：2022-03-29
Applicant: 意法半导体股份有限公司 , 意法半导体应用有限公司
Abstract: 本公开涉及一种微控制器单元及对应的操作方法。配置存储器位置的集合存储用于微控制器单元的配置数据。硬件监测模块通过互连总线被耦合到配置存储器位置。硬件监测模块从指令存储器读取命令，该命令包括在配置存储器位置的集合中的目标存储器位置的地址。从与所读取的地址相对应的目标存储器位置读取数据，并且根据从目标存储器位置读取的数据来计算校验和值。然后将经计算的校验和值与被存储在校验和存储单元中的相应的预期校验和值进行比较。响应于在经计算的校验和值与相应的预期校验和值之间检测到的失配，触发报警信号。
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公开(公告)号：CN115129511B
公开(公告)日：2025-03-21
申请号：CN202210307487.2
申请日：2022-03-25
Applicant: 意法半导体股份有限公司 , 意法半导体应用有限公司
Inventor： R·科隆波 , N·B·格罗西尔 , F·E·C·迪塞格尼
Abstract: 本公开的各实施例涉及处理系统、相关集成电路、设备和方法。一种硬件配置电路对经编码的生命周期数据进行读取和解码，并且将经解码的生命周期数据提供给硬件电路。复位电路监测经由复位端子接收的外部复位信号，并且响应于确定外部复位信号而具有第一逻辑电平，执行复位、配置和等待阶段。复位电路等待直至外部复位信号具有第二逻辑电平。通信接口在等待阶段期间被激活，并且被配置为接收请求。当请求包括给定参考密码并且复位电路处于等待阶段时，硬件验证电路生成生命周期提前请求信号。当生命周期提前请求信号被设置时，写入电路写入被存储在非易失性存储器中的经编码的生命周期数据的位，从而使生命周期提前到给定预定生命周期阶段。
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公开(公告)号：CN115129511A
公开(公告)日：2022-09-30
申请号：CN202210307487.2
申请日：2022-03-25
Applicant: 意法半导体股份有限公司 , 意法半导体应用有限公司
Inventor： R·科隆波 , N·B·格罗西尔 , F·E·C·迪塞格尼
Abstract: 本公开的各实施例涉及处理系统、相关集成电路、设备和方法。一种硬件配置电路对经编码的生命周期数据进行读取和解码，并且将经解码的生命周期数据提供给硬件电路。复位电路监测经由复位端子接收的外部复位信号，并且响应于确定外部复位信号而具有第一逻辑电平，执行复位、配置和等待阶段。复位电路等待直至外部复位信号具有第二逻辑电平。通信接口在等待阶段期间被激活，并且被配置为接收请求。当请求包括给定参考密码并且复位电路处于等待阶段时，硬件验证电路生成生命周期提前请求信号。当生命周期提前请求信号被设置时，写入电路写入被存储在非易失性存储器中的经编码的生命周期数据的位，从而使生命周期提前到给定预定生命周期阶段。
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Patent Agency Ranking
公开(公告)号：CN116893936A
公开(公告)日：2023-10-17
申请号：CN202310337986.0
申请日：2023-03-31
Applicant: 意法半导体应用有限公司 , 意法半导体国际有限公司
IPC: G06F11/22
Abstract: 本公开涉及处理系统、相关集成电路、设备和方法。在一个实施例中，处理系统包括测试电路，该测试电路被配置为将地址值，地址上限和地址下限设置为给定的参考位序列，验证上限比较信号是否具有相应的第三逻辑电平和/或下限比较信号是否具有相应的第三逻辑电平，响应于确定上限比较信号不具有相应的第三逻辑电平或下限比较信号不具有相应的第三逻辑电平而确立错误信号，对N位中的每一位重复特定操作。
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公开(公告)号：CN115145753A
公开(公告)日：2022-10-04
申请号：CN202210320226.4
申请日：2022-03-29
Applicant: 意法半导体应用有限公司 , 意法半导体国际有限公司
IPC: G06F11/07
Abstract: 本公开的实施例涉及处理系统、相关集成电路、设备和方法。处理系统，包括：处理核心，包括微处理器；存储器控制器，被配置为读取用于由处理核心执行的软件指令；多个安全监测电路，被配置为通过监测处理核心和存储器控制器的操作来生成多个错误信号；被实现为硬件电路的故障收集和错误管理电路；以及连接性测试电路。故障收集和错误管理电路被配置为从多个安全监测电路接收多个错误信号并根据多个错误信号生成一个或多个反应信号。连接性测试电路被配置为在执行复位阶段之后并且执行软件运行阶段之前由处理系统执行的诊断阶段期间，测试多个安全监测电路与故障收集和错误管理电路之间的连接性。
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公开(公告)号：CN117271232A
公开(公告)日：2023-12-22
申请号：CN202310731330.7
申请日：2023-06-20
Applicant: 意法半导体应用有限公司 , 意法半导体国际有限公司
Abstract: 本公开实施例涉及处理系统、相关集成电路、设备和方法。在实施例中，当处理系统接通时，复位管理电路执行复位、配置和软件运行时阶段，其中一个或多个微处理器在相应开始地址处开始。在配置阶段，电路从非易失性存储器中读取引导记录，并且将其存储到寄存器。电路从非易失性存储器中依次读取配置数据的数据记录，并且为每个数据记录生成写入请求，以将相应数据记录的数据存储到具有在相应数据记录中指示的相关联的地址数据的第二电路。处理系统处理引导记录和由第二电路提供的引导配置数据，以选择性地在默认开始地址处或由引导配置数据指示的开始地址处开始预定微处理器，或者在由引导记录指示的相应开始地址处开始一个或多个微处理器。
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公开(公告)号：CN116893930A
公开(公告)日：2023-10-17
申请号：CN202310334747.X
申请日：2023-03-31
Applicant: 意法半导体应用有限公司 , 意法半导体国际有限公司
Abstract: 本公开涉及处理系统、相关集成电路以及设备和方法。在一个示例中，处理系统包括：复位电路，被配置为接收复位请求信号和一个或多个额外复位请求信号，其中所述一个或多个额外复位请求信号由处理系统的端子、处理核心和/或一个或多个额外电路提供，并且通过将所述复位请求信号和所述一个或多个额外复位请求信号组合来生成组合复位请求信号；以及硬件测试电路，针对所述一个或多个额外复位请求信号中的每一个包括：相应的第一组合电路，被配置为选择性地确立相应的所述额外复位请求信号；第二组合逻辑电路，被配置为选择性地屏蔽所述组合复位请求信号；以及控制电路，被配置为在诊断阶段期间重复操作。
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公开(公告)号：CN115617565A
公开(公告)日：2023-01-17
申请号：CN202210817959.9
申请日：2022-07-12
Applicant: 意法半导体应用有限公司 , 意法半导体国际有限公司
Abstract: 本公开的实施例涉及处理系统、相关集成电路、设备以及方法。该处理系统包括：微处理器，发送读取请求或发送包括第二数据的写入请求；存储器控制器，从存储器读取第三数据；安全监控电路，包括接收数据位和相应的纠错码ECC位的错误检测电路；资源和通信系统。安全监控电路计算另外的ECC位并比较计算出的ECC位与接收到的ECC位而生成错误信号。故障收集和错误管理电路接收来自安全监控电路的错误信号。安全监控电路包括：测试电路，向错误检测电路提供经修改的数据位和/或经修改的ECC位，错误检测电路根据连接性测试控制信号使错误信号生效；连接性测试控制电路，包括经由微处理器可编程的控制寄存器，根据控制寄存器的内容来生成连接性测试控制信号。
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