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公开(公告)号：CN111261217B
公开(公告)日：2025-05-27
申请号：CN201911214924.0
申请日：2019-12-02
Applicant: 意法半导体(鲁塞)公司
Inventor： J-M·格里尔-马弗瑞 , C·伊瓦
Abstract: 本公开的各实施例涉及用于管理存储器设备的存储空间的方法和对应的系统。一种包括存储器设备的系统，该存储器设备包括：第一存储器区域以在第一地址储存第一数据，以及第二存储区域以根据命令在第二地址处存储第二数据或在在第三地址存储与第一数据相关联的错误校正码校验位。
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公开(公告)号：CN113839666B
公开(公告)日：2024-11-05
申请号：CN202110695671.4
申请日：2021-06-23
Applicant: 意法半导体(鲁塞)公司
Abstract: 公开了用于管理锁相环的启动的处理和对应的集成电路。锁相环(PLL)电路的启动阶段包括：由相位比较器提供控制脉冲，在该控制脉冲期间振荡器的输出信号频率增加。该增加包括在振荡器输入端施加预充电电流。确定输出信号频率的时间变化。根据至少一个确定的时间变化对预充电电流强度进行至少一个调整，以便接近参考时间变化。
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公开(公告)号：CN112217508A
公开(公告)日：2021-01-12
申请号：CN202010657681.4
申请日：2020-07-09
Applicant: 意法半导体(鲁塞)公司
Abstract: 本公开的各实施例涉及用于管理锁相环的启动的方法以及对应的集成电路。锁相环的操作包括启动阶段，在启动阶段中，具有50％的占空比的基准信号被施加到环路的相位比较器。环路的电压控制振荡器的输出信号的第一分频器在基准信号的每个第一类型信号沿处被复位。相位比较器接收基准信号和来自第一分频器的反馈信号，并且在基准信号的每个第二类型信号沿处生成控制脉冲，该控制脉冲使得振荡器的控制电压增加。
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公开(公告)号：CN113805795B
公开(公告)日：2024-08-27
申请号：CN202110652275.3
申请日：2021-06-11
Applicant: 意法半导体(鲁塞)公司
Inventor： C·伊瓦 , J-M·格里尔-马弗瑞
IPC: G06F3/06
Abstract: 本公开的实施例涉及用于管理访问随机存取存储器的请求的方法和对应系统。随机存取存储器借助存储器接口而被连接到处理单元。对随机存取存储器的访问由进程来控制。存储器接口接收由处理单元发出的对存储器进行访问的请求。响应于请求，存储器接口向处理单元指示存储器在不可用持续时间期间不可用于接收另一访问请求。该持续时间可以根据所接收的请求是写入请求还是读取请求来区分。与写入请求相关联的不可用持续时间的值以及与读取请求相关联的不可用持续时间的值可彼此独立地单独编程。
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公开(公告)号：CN112825028B
公开(公告)日：2023-12-15
申请号：CN202011308495.6
申请日：2020-11-20
Applicant: 意法半导体(鲁塞)公司
Inventor： C·伊瓦 , J-M·格里尔-马弗瑞
Abstract: 本公开的实施例涉及用于在易失性存储器中写入的方法和对应的集成电路。一种用于写入易失性存储器的实施例方法，包括：至少接收向存储器写入的请求，以及响应于向存储器写入的每个请求：准备待写入存储器的数据，这包括计算错误校正码；将待写入存储器的数据存储在缓冲寄存器中；以及，如果在存储之后没有接收到向存储器写入或从存储器读取的新请求，则将存储在缓冲寄存器中的待写入的数据写入存储器。
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Patent Agency Ranking
公开(公告)号：CN113839666A
公开(公告)日：2021-12-24
申请号：CN202110695671.4
申请日：2021-06-23
Applicant: 意法半导体(鲁塞)公司
Abstract: 公开了用于管理锁相环的启动的处理和对应的集成电路。锁相环(PLL)电路的启动阶段包括：由相位比较器提供控制脉冲，在该控制脉冲期间振荡器的输出信号频率增加。该增加包括在振荡器输入端施加预充电电流。确定输出信号频率的时间变化。根据至少一个确定的时间变化对预充电电流强度进行至少一个调整，以便接近参考时间变化。
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公开(公告)号：CN112825028A
公开(公告)日：2021-05-21
申请号：CN202011308495.6
申请日：2020-11-20
Applicant: 意法半导体(鲁塞)公司
Inventor： C·伊瓦 , J-M·格里尔-马弗瑞
Abstract: 本公开的实施例涉及用于在易失性存储器中写入的方法和对应的集成电路。一种用于写入易失性存储器的实施例方法，包括：至少接收向存储器写入的请求，以及响应于向存储器写入的每个请求：准备待写入存储器的数据，这包括计算错误校正码；将待写入存储器的数据存储在缓冲寄存器中；以及，如果在存储之后没有接收到向存储器写入或从存储器读取的新请求，则将存储在缓冲寄存器中的待写入的数据写入存储器。
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公开(公告)号：CN115809020A
公开(公告)日：2023-03-17
申请号：CN202211109937.3
申请日：2022-09-13
Applicant: 意法设计与应用股份有限公司 , 意法半导体(鲁塞)公司
IPC: G06F3/06
Abstract: 本发明的实施例涉及包括被配置为与存储器通信的控制单元的电子系统。系统包括控制单元，控制单元被配置为经由通信接口，电连接到存储器的输入。控制单元包括被配置为在控制单元处于操作模式时被供电的第一电源区域以及被配置为在控制单元处于操作模式时和处于低功耗模式时被供电的第二电源区域。在第一电源区域中，控制单元包括第一配置电路，操作第一配置电路以经由通信接口将存储器的输入的极化值配置为用于操作模式。在第二电源区域中，控制单元包括第二配置电路，操作第二配置电路以经由通信接口将存储器的输入的极化值配置为用于低功耗模式。
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公开(公告)号：CN113805795A
公开(公告)日：2021-12-17
申请号：CN202110652275.3
申请日：2021-06-11
Applicant: 意法半导体(鲁塞)公司
Inventor： C·伊瓦 , J-M·格里尔-马弗瑞
IPC: G06F3/06
Abstract: 本公开的实施例涉及用于管理访问随机存取存储器的请求的方法和对应系统。随机存取存储器借助存储器接口而被连接到处理单元。对随机存取存储器的访问由进程来控制。存储器接口接收由处理单元发出的对存储器进行访问的请求。响应于请求，存储器接口向处理单元指示存储器在不可用持续时间期间不可用于接收另一访问请求。该持续时间可以根据所接收的请求是写入请求还是读取请求来区分。与写入请求相关联的不可用持续时间的值以及与读取请求相关联的不可用持续时间的值可彼此独立地单独编程。
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公开(公告)号：CN111261217A
公开(公告)日：2020-06-09
申请号：CN201911214924.0
申请日：2019-12-02
Applicant: 意法半导体(鲁塞)公司
Inventor： J-M·格里尔-马弗瑞 , C·伊瓦
Abstract: 本公开的各实施例涉及用于管理存储器设备的存储空间的方法和对应的系统。一种包括存储器设备的系统，该存储器设备包括：第一存储器区域以在第一地址储存第一数据，以及第二存储区域以根据命令在第二地址处存储第二数据或在在第三地址存储与第一数据相关联的错误校正码校验位。
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