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公开(公告)号：CN111279308B
公开(公告)日：2023-09-26
申请号：CN201880067059.9
申请日：2018-10-09
Applicant: 微软技术许可有限责任公司
Abstract: 当在指令集架构(ISA)之间转换处理器指令时减少被屏障指令的发出。实施例包括获取根据第一处理器ISA被格式化的(多个)处理器指令块。(多个)块包括执行存储器操作的指令，该存储器操作的执行次序基于第一处理器ISA的硬件存储器模型而被约束。基于对(多个)处理器指令块的分析，确定至少一个指令的存储器操作能够被使得在第二处理器ISA的硬件存储器模型中与次序无关。基于该确定，发出根据第二处理器ISA被格式化的一个或多个无屏障处理器指令。(多个)无屏障处理器指令被构造为在没有排序约束的情况下执行存储器操作。
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公开(公告)号：CN111279308A
公开(公告)日：2020-06-12
申请号：CN201880067059.9
申请日：2018-10-09
Applicant: 微软技术许可有限责任公司
Abstract: 当在指令集架构(ISA)之间转换处理器指令时减少被屏障指令的发出。实施例包括获取根据第一处理器ISA被格式化的(多个)处理器指令块。(多个)块包括执行存储器操作的指令，该存储器操作的执行次序基于第一处理器ISA的硬件存储器模型而被约束。基于对(多个)处理器指令块的分析，确定至少一个指令的存储器操作能够被使得在第二处理器ISA的硬件存储器模型中与次序无关。基于该确定，发出根据第二处理器ISA被格式化的一个或多个无屏障处理器指令。(多个)无屏障处理器指令被构造为在没有排序约束的情况下执行存储器操作。
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