-
公开(公告)号：CN101765976A
公开(公告)日：2010-06-30
申请号：CN200780100054.3
申请日：2007-08-07
Applicant: 富士通株式会社
Inventor： 池田德启
CPC classification number: H03M13/093 , H03M13/09
Abstract: 本发明提供错误检测装置和错误校正/错误检测解码装置以及方法，该错误检测方法，将规定位长的数据串视为多项式，对该数据串添加错误检测码，使得以错误检测码生成用的多项式(生成多项式)除该多项式剩余为0，输入添加错误检测码后的数据串，对该输入数据中有无错误进行检测，该错误检测方法包括：预先计算使与各个位位置对应的多项式除以所述生成多项式时的剩余值，并保存于存储器的步骤；与输入数据串一同，输入表示各数据的正规的位位置的位位置信息的步骤；利用存储器求取输入数据串中不是0的数据的与正规的位位置对应的剩余值，对求得的各剩余值，位对应地进行加法运算的步骤；以及在加法运算结果在全部的位为0时判定输入数据串不存在错误，在此之外的情况下判定存在错误的步骤。
-
公开(公告)号：CN101449466B
公开(公告)日：2012-07-04
申请号：CN200680054782.0
申请日：2006-08-02
Applicant: 富士通株式会社
IPC: H03M13/29
CPC classification number: H03M13/2978 , H03M13/2975 , H03M13/6561 , H04L1/005 , H04L1/0052 , H04L1/0066
Abstract: 一种通信系统中的接收装置，其将一帧的信息比特分割为多个块，对各块的信息比特进行turbo编码并发送，通过接收信号解码编码前的信息比特，该接收装置仅具有数量比每一帧的块数少的解码器。各解码器对预定块中的似然度表达的编码信息比特实施解码处理，如果解码停止条件成立，则执行尚未解码处理的其他块的编码信息比特的解码处理。在解码处理的重复次数超过预先设定的最大重复次数之前，如果全部块的解码停止条件成立，则串联结合各块的解码结果并执行错误检测处理，如果没有错误则输出解码结果。
-
Patent Agency Ranking
公开(公告)号：CN101449466A
公开(公告)日：2009-06-03
申请号：CN200680054782.0
申请日：2006-08-02
Applicant: 富士通株式会社
IPC: H03M13/29
CPC classification number: H03M13/2978 , H03M13/2975 , H03M13/6561 , H04L1/005 , H04L1/0052 , H04L1/0066
Abstract: 一种通信系统中的接收装置，其将一帧的信息比特分割为多个块，对各块的信息比特进行turbo编码并发送，通过接收信号解码编码前的信息比特，该接收装置仅具有数量比每一帧的块数少的解码器。各解码器对预定块中的似然度表达的编码信息比特实施解码处理，如果解码停止条件成立，则执行尚未解码处理的其他块的编码信息比特的解码处理。在解码处理的重复次数超过预先设定的最大重复次数之前，如果全部块的解码停止条件成立，则串联结合各块的解码结果并执行错误检测处理，如果没有错误则输出解码结果。
-
公开(公告)号：CN1720515A
公开(公告)日：2006-01-11
申请号：CN03825760.2
申请日：2003-03-31
Applicant: 富士通株式会社
IPC: G06F15/78
CPC classification number: G06F9/30138 , G06F9/30098 , G06F9/30101 , G06F9/384
Abstract: 一种半导体装置，由具有命令存储器(2)的处理器(1)向设定接口部(3)供给地址指定信息和用于设定在寄存器(REGA～REGD)中的设定值，根据地址指定信息从地址输出部(5)输出寄存器的地址值，分别向寄存器输出所输出的地址值和设定值，并设定设定值，使处理器能够把设定值设定在寄存器中而不必考虑寄存器的地址，由此能够削减命令代码中的各寄存器的地址指定部分，削减命令代码量，并且能够容易进行命令代码的编码。
-
公开(公告)号：CN101765976B
公开(公告)日：2014-03-12
申请号：CN200780100054.3
申请日：2007-08-07
Applicant: 富士通株式会社
Inventor： 池田德启
CPC classification number: H03M13/093 , H03M13/09
Abstract: 本发明提供错误检测装置和错误校正/错误检测解码装置以及方法，该错误检测方法，将规定位长的数据串视为多项式，对该数据串添加错误检测码，使得以错误检测码生成用的多项式(生成多项式)除该多项式剩余为0，输入添加错误检测码后的数据串，对该输入数据中有无错误进行检测，该错误检测方法包括：预先计算使与各个位位置对应的多项式除以所述生成多项式时的剩余值，并保存于存储器的步骤；与输入数据串一同，输入表示各数据的正规的位位置的位位置信息的步骤；利用存储器求取输入数据串中不是0的数据的与正规的位位置对应的剩余值，对求得的各剩余值，位对应地进行加法运算的步骤；以及在加法运算结果在全部的位为0时判定输入数据串不存在错误，在此之外的情况下判定存在错误的步骤。
-
公开(公告)号：CN1237730C
公开(公告)日：2006-01-18
申请号：CN03102340.1
申请日：2003-01-30
Applicant: 富士通株式会社
IPC: H04B1/707
CPC classification number: H04J13/10
Abstract: 在一种用于生成一个代码的代码生成装置中，一个二进制数据生成电路生成用于标示n个连续二进制数中每隔(m+1)个数的第一二进制数据项，其中m≥1和n≥2。一个二进制数据推导电路从第一二进制数据项中的每一个中推导m+1个用于标示m+1个二进制数的二进制数据项，其中m+1个二进制数包括第一二进制数据项。一个第一处理电路对m+1个第二二进制数据项的相同部分完成预定公共操作，及一个第二处理电路对m+1个第二二进制数据项的不相同部分个别地完成预定操作，其中m+1个第二二选制数据项的不相同部分中的各相应位的状态是不相同的。一个结合电路将第一和第二处理电路的输出组合起来。
-
公开(公告)号：CN1437324A
公开(公告)日：2003-08-20
申请号：CN03102340.1
申请日：2003-01-30
Applicant: 富士通株式会社
IPC: H04B1/707
CPC classification number: H04J13/10
Abstract: 在一种用于生成一个代码的代码生成装置中，一个二进制数据生成电路生成用于标示n个连续二进制数中每隔(m+1)个数的第一二进制数据项，其中m≥1和n≥2。一个二进制数据推导电路从第一二进制数据项中的每一个中推导m+1个用于标示m+1个二进制数的二进制数据项，其中m+1个二进制数包括第一二进制数据项。一个第一处理电路对m+1个第二二进制数据项的相同部分完成预定公共操作，及一个第二处理电路对m+1个第二二进制数据项的不相同部分个别地完成预定操作，其中m+1个第二二进制数据项的不相同部分中的各相应位的状态是不相同的。一个结合电路将第一和第二处理电路的输出组合起来。
-
-
-
-
-
-
Search Results
7
records
(took 0.022 seconds)
