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公开(公告)号：CN1484314A
公开(公告)日：2004-03-24
申请号：CN03153394.9
申请日：2003-08-12
Applicant: 富士通株式会社
CPC classification number: G11C11/417
Abstract: 第一驱动电路的第一缓存器分别产生提供给字线的电压。第二驱动电路的第二缓存器与第一缓存器同步工作，分别产生提供给第一衬底线的电压。在访问存储单元时，各个第二缓存器向对应的第一衬底线提供用以降低传输晶体管和驱动晶体管的阈值的电压，在空闲期间提供用以提高传输晶体管和驱动晶体管的阈值的电压。这可以提高访问存储单元时的工作速度并且减小空闲期间的泄漏电流。因而可以缩短半导体存储器工作时的访问时间并减小空闲期间的空闲电流。
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公开(公告)号：CN1499528A
公开(公告)日：2004-05-26
申请号：CN200310104625.4
申请日：2003-10-29
Applicant: 富士通株式会社
IPC: G11C11/41
CPC classification number: G11C7/227 , G11C7/22 , G11C11/413
Abstract: 一种半导体存储设备，包括：存储单元阵列；解码器单元，用于选择存储单元阵列的字线；第一空单元阵列，其连接到第一空位线，并且沿着字线相对于存储单元阵列位于远离解码器单元的第一位置处；第二空单元阵列，其连接到第二空位线，并且沿着字线相对于存储单元阵列位于远离解码器单元的第二位置处，所述第二位置比所述第一位置距离所述解码器单元更远；定时控制单元，用于确定内部控制信号的激活和抑止。
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公开(公告)号：CN1329925C
公开(公告)日：2007-08-01
申请号：CN03145280.9
申请日：2003-06-27
Applicant: 富士通株式会社
IPC: G11C29/00 , H01L23/525 , H01L27/04
CPC classification number: G11C29/812 , G11C29/848
Abstract: 提供一种包括宏单元和较小尺寸熔断器的半导体器件。每个宏单元包括多个通常块和一个冗余块。每个通常块包括分别具有预定功能的多个电路。冗余块具有与通常块相同的功能。如果通常块之一不能正常工作，则将用冗余块替换它。熔断器保持指定信息，该指定信息用于指定要用包含在宏单元中的冗余块替换的通常块。该熔断器由多个宏单元共享。
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公开(公告)号：CN1751440A
公开(公告)日：2006-03-22
申请号：CN03826085.9
申请日：2003-03-06
Applicant: 富士通株式会社
Inventor： 横关亘
CPC classification number: H03L7/07 , H03L7/0814 , H03L7/085 , H03L7/087 , H03L7/0996 , H03L7/113 , H03L2207/50
Abstract: 频率比较器比较基准时钟和输出时钟的频率，并输出频率比较信号。频率可变电路由延迟电路和第一选择电路构成，其中延迟电路具有多个被串联连接的反相电路。第一选择电路按照频率比较信号来选择从奇数编号的反相电路中输出的奇数输出信号中的任一个，并作为反馈信号反馈到延迟电路的输入中。相位比较器比较基准时钟和输出时钟的相位，并输出相位比较信号。第二选择电路按照相位比较信号来选择奇数输出信号中的任一个，并作为输出时钟进行输出。通过调整构成反馈环的反相电路的连接级数，频率可变电路可作为改变输出时钟的频率的可变振荡器来发挥功能。延迟电路可通用于输出时钟的频率调整以及相位调整这两方面。因此，可降低电路规模。
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Patent Agency Ranking
公开(公告)号：CN1489211A
公开(公告)日：2004-04-14
申请号：CN03155901.8
申请日：2003-08-26
Applicant: 富士通株式会社
CPC classification number: G11C14/00 , G11C14/0072
Abstract: 一种集成电路，包括：休眠开关，位于第一电源线和第二电源线之间，其由具有第一阈值电压的晶体管构成，且在休眠模式时变为非导通；锁存电路，连接到所述的第二电源线上，由具有比第一阈值电压低的第二阈值电压的晶体管构成；以及铁电电容器，用于根据其铁电膜的极化方向存储锁存电路中保持的数据。该集成电路还包含控制信号发生电路，用于在从所述的休眠模式返回活动模式时，产生极板信号以驱动所述铁电电容器的端子，从而根据极化方向在所述锁存电路中产生电压，并在驱动所述铁电电容器之后产生休眠信号，使所述的休眠开关导通，从而激活所述锁存电路。
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公开(公告)号：CN100351948C
公开(公告)日：2007-11-28
申请号：CN200310104625.4
申请日：2003-10-29
Applicant: 富士通株式会社
IPC: G11C11/41
CPC classification number: G11C7/227 , G11C7/22 , G11C11/413
Abstract: 一种半导体存储设备，包括：存储单元阵列；解码器单元，用于选择存储单元阵列的字线；第一空单元阵列，其连接到第一空位线，并且沿着字线相对于存储单元阵列位于远离解码器单元的第一位置处；第二空单元阵列，其连接到第二空位线，并且沿着字线相对于存储单元阵列位于远离解码器单元的第二位置处，所述第二位置比所述第一位置距离所述解码器单元更远；定时控制单元，用于确定内部控制信号的激活和抑止。
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公开(公告)号：CN1278424C
公开(公告)日：2006-10-04
申请号：CN03153394.9
申请日：2003-08-12
Applicant: 富士通株式会社
CPC classification number: G11C11/417
Abstract: 第一驱动电路的第一缓存器分别产生提供给字线的电压。第二驱动电路的第二缓存器与第一缓存器同步工作，分别产生提供给第一衬底线的电压。在访问存储单元时，各个第二缓存器向对应的第一衬底线提供用以降低传输晶体管和驱动晶体管的阈值的电压，在空闲期间提供用以提高传输晶体管和驱动晶体管的阈值的电压。这可以提高访问存储单元时的工作速度并且减小空闲期间的泄漏电流。因而可以缩短半导体存储器工作时的访问时间并减小空闲期间的空闲电流。
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公开(公告)号：CN1260816C
公开(公告)日：2006-06-21
申请号：CN03155901.8
申请日：2003-08-26
Applicant: 富士通株式会社
CPC classification number: G11C14/00 , G11C14/0072
Abstract: 一种集成电路，包括：休眠开关，位于第一电源线和第二电源线之间，其由具有第一阈值电压的晶体管构成，且在休眠模式时变为非导通；锁存电路，连接到所述的第二电源线上，由具有比第一阈值电压低的第二阈值电压的晶体管构成；以及铁电电容器，用于根据其铁电膜的极化方向存储锁存电路中保持的数据。该集成电路还包含控制信号发生电路，用于在从所述的休眠模式返回活动模式时，产生极板信号以驱动所述铁电电容器的端子，从而根据极化方向在所述锁存电路中产生电压，并在驱动所述铁电电容器之后产生休眠信号，使所述的休眠开关导通，从而激活所述锁存电路。
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公开(公告)号：CN1471164A
公开(公告)日：2004-01-28
申请号：CN03145280.9
申请日：2003-06-27
Applicant: 富士通株式会社
IPC: H01L23/525 , H01L27/04
CPC classification number: G11C29/812 , G11C29/848
Abstract: 提供一种包括宏单元和较小尺寸熔断器的半导体器件。每个宏单元包括多个通常块和一个冗余块。每个通常块包括分别具有预定功能的多个电路。冗余块具有与通常块相同的功能。如果通常块之一不能正常工作，则将用冗余块替换它。熔断器保持指定信息，该指定信息用于指定要用包含在宏单元中的冗余块替换的通常块。该熔断器由多个宏单元共享。
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