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Patent Agency Ranking
公开(公告)号：CN101563846B
公开(公告)日：2012-02-01
申请号：CN200780045517.0
申请日：2007-02-22
Applicant: 富士通株式会社
Inventor： 塚本三六
CPC classification number: H03M1/1004 , H03M1/204 , H03M1/365
Abstract: 一种模拟信号处理装置具有：对多个比较基准电压和模拟输入信号进行运算处理的运算部；针对比较基准电压具有至少一个以上的多个判定点，并输入运算部的输出的比较部；以及控制运算部和比较部之间的连接的连接部，运算部具有能够校正的多个第1信号处理部，其设置的数量比针对多个比较基准电压的必要数量多，当某一个第1信号处理部处于校正工作中时，对运算部内的不处于校正工作中的第1信号处理部和比较部进行连接，通过插值抑制元件数量并且还校正在背景中通过插值产生的误差，并且能够通过校正元件偏差的影响而使用小尺寸元件，能够实现高精度化和高速化。
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公开(公告)号：CN111221248A
公开(公告)日：2020-06-02
申请号：CN201910988535.7
申请日：2019-10-17
Applicant: 富士通株式会社
IPC: G05B13/04
Abstract: 本申请公开了一种优化装置及优化装置的控制方法，该优化装置包括：算术处理电路，其用于保持神经元的第一值以及执行算术处理以确定是否允许更新第一值；控制电路，其用于：在使算术处理电路中的一部分执行针对部分神经元群组的算术处理的同时，在算术处理电路之中的第一算术处理电路中设置要用于针对神经元之中除部分神经元群组以外的第一神经元的算术处理的信息；使算术处理电路中的该部分之中的第二算术处理电路来使得算术处理无效；以及使第一算术处理电路开始针对第一神经元的算术处理；以及更新神经元选择电路，其用于从部分神经元群组之中的一个或更多个更新允许神经元中选择目标神经元以及更新所保持的神经元的值之中的目标神经元的值。
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公开(公告)号：CN111221248B
公开(公告)日：2022-11-01
申请号：CN201910988535.7
申请日：2019-10-17
Applicant: 富士通株式会社
IPC: G05B13/04
Abstract: 本申请公开了一种优化装置及优化装置的控制方法，该优化装置包括：算术处理电路，其用于保持神经元的第一值以及执行算术处理以确定是否允许更新第一值；控制电路，其用于：在使算术处理电路中的一部分执行针对部分神经元群组的算术处理的同时，在算术处理电路之中的第一算术处理电路中设置要用于针对神经元之中除部分神经元群组以外的第一神经元的算术处理的信息；使算术处理电路中的该部分之中的第二算术处理电路来使得算术处理无效；以及使第一算术处理电路开始针对第一神经元的算术处理；以及更新神经元选择电路，其用于从部分神经元群组之中的一个或更多个更新允许神经元中选择目标神经元以及更新所保持的神经元的值之中的目标神经元的值。
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公开(公告)号：CN112016667A
公开(公告)日：2020-12-01
申请号：CN202010448953.X
申请日：2020-05-25
Applicant: 富士通株式会社
Abstract: 提供了优化装置和优化方法。一种优化装置包括多个神经元电路和更新控制电路，多个神经元电路分别包括：第一存储器，该第一存储器存储组合目的地信息，接收指示更新目标神经元的更新目标信息，以及输出指示与更新目标信息一致的组合目的地信息的信号；第二存储器，该第二存储器存储加权系数，以及输出与由从第一存储器输出的信号指示的组合目的地信息相对应的加权系数；以及计算电路，该计算电路通过使用加权系数和更新目标神经元的值来随机地允许目标神经元的值的更新，以及输出指示目标神经元的值是否被允许更新的确定结果；该更新控制电路被配置成基于多个确定结果来确定更新目标神经元，更新该更新目标神经元的值，以及输出更新目标信息。
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公开(公告)号：CN101563846A
公开(公告)日：2009-10-21
申请号：CN200780045517.0
申请日：2007-02-22
Applicant: 富士通株式会社
Inventor： 塚本三六
CPC classification number: H03M1/1004 , H03M1/204 , H03M1/365
Abstract: 一种模拟信号处理装置具有：对多个比较基准电压和模拟输入信号进行运算处理的运算部；针对比较基准电压具有至少一个以上的多个判定点，并输入运算部的输出的比较部；以及控制运算部和比较部之间的连接的连接部，运算部具有能够校正的多个第1信号处理部，其设置的数量比针对多个比较基准电压的必要数量多，当某一个第1信号处理部处于校正工作中时，对具有不处于校正工作中的第1信号处理部的运算部和比较部进行连接，通过插值抑制元件数量并且还校正在背景中通过插值产生的误差，并且能够通过校正元件偏差的影响而使用小尺寸元件，能够实现高精度化和高速化。
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