公开(公告)号：CN109040514A

公开(公告)日：2018-12-18

申请号：CN201711305600.9

申请日：2017-12-08

Applicant: 富士施乐株式会社

Inventor： 大上俊 ,  橳岛正起 ,  桥本贵之 ,  大野智之

IPC: H04N1/393 ,  H04N1/21

Abstract: 一种电子装置，其具备：放大缩小机构，其对通过DMA传输而输入的图像进行放大或缩小；及图像处理机构，当通过所述放大缩小机构放大或缩小的处理后的图像的尺寸与作为该处理后的图像的尺寸而预先设定的尺寸不同时，进行对该处理后的图像追加像素的处理或删除该处理后的图像的像素的处理。

公开(公告)号：CN112422765A

公开(公告)日：2021-02-26

申请号：CN202010098566.8

申请日：2020-02-18

Applicant: 富士施乐株式会社

Inventor： 橳岛正起 ,  大野智之 ,  桥本贵之 ,  高泽大树

IPC: H04N1/04 ,  H04N1/40

Abstract: 提供图像处理装置，图像处理装置具有：处理部，其执行图像处理；用于从存储器读取数据的读取用DMAC(DMA Controller)和用于对该存储器写入数据的写入用DMAC，它们控制针对该存储器的访问(Direct Memory Access)；上级FIFO(First‑In First‑Out)部，其与所述读取用DMAC和所述写入用DMAC连接，具有与各DMAC的通道数对应的数量的FIFO；以及下级FIFO部，其设置于所述上级FIFO部与所述处理部之间，具有以1比F(其中，F为2以上的整数)的比值与该上级FIFO部的各个FIFO对应的FIFO，通过不使用与该上级FIFO部的各FIFO分别对应的各F个该FIFO的一部分，能够以所述读取用DMAC的通道数为单位来变更向该处理部输入的数据的行数。

公开(公告)号：CN109240955A

公开(公告)日：2019-01-18

申请号：CN201810305269.9

申请日：2018-04-08

Applicant: 富士施乐株式会社

Inventor： 大野智之 ,  橳岛正起 ,  桥本贵之 ,  大上俊

IPC: G06F13/362 ,  G06F15/78

CPC classification number: G06F13/1668 ,  G06F13/1605 ,  G06F13/1642 ,  G06F13/28 ,  G06F13/4027 ,  G06F13/362 ,  G06F15/7807

Abstract: 一种电子装置包括存储器、多个主电路、传输路径、检测单元和重置控制单元。所述多个主电路从存储器读取数据以及将数据写入存储器中。在缓冲并仲裁多个指令和数据的同时通过所述传输路径发送所述指令和数据。检测单元检测传输路径中的缓冲器溢位。重置控制单元针对传输路径的受缓冲器溢位影响的部分以及所述多个主电路中受缓冲器溢位影响的主电路执行重置控制。