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公开(公告)号：CN119743150A
公开(公告)日：2025-04-01
申请号：CN202411735281.5
申请日：2024-11-28
Applicant: 安徽大学
IPC: H03M7/30
Abstract: 本发明公开了一种基于FPGA的压缩数据正则表达式匹配加速方法和装置，属于深度包检测技术领域，本发明通过快速跳过对压缩数据中编码数据的匹配，达到提升匹配吞吐率并降低匹配时延的效果。所述装置包含匹配模块、状态转移表模块、环形存储、编码数据队列、编码数据匹配状态校验模块和输出队列。实验表明，本发明的技术方案可以显著提升压缩数据正则表达式匹配吞吐率和降低压缩数据正则表达式匹配时延。
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