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公开(公告)号：CN115472197A
公开(公告)日：2022-12-13
申请号：CN202211124002.2
申请日：2022-09-15
Applicant: 安徽大学
IPC: G11C11/413 , G11C8/08 , G11C8/04
Abstract: 本发明公开了一种通过冗余行量化位线电压差的SRAM存内计算电路，包括行译码模块、预充电电路、时序控制电路、字线数据控制模块、冗余行控制电路与量化结果统计电路、SRAM存储阵列，时序控制电路分别与行译码模块、字线数据控制模块、预充电电路以及冗余行控制电路与量化结果统计电路连接；行译码模块与字线数据控制模块连接；SRAM存储阵列与字线数据控制模块、预充电电路以及冗余行控制电路与量化结果统计电路连接；SRAM存储阵列为N*N行的6T SRAM存储单元，具体包含两个冗余行和若干计算行。上述电路能有效减小阵列中由于字线脉宽畸变等因素引起的电压梯度变化对计算结果的影响，并减小面积消耗。
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