一种基于FPGA的QC-LDPC码译码器及其实现方法

    公开(公告)号:CN119814046A

    公开(公告)日:2025-04-11

    申请号:CN202411855004.8

    申请日:2024-12-17

    Abstract: 本发明公开了一种基于FPGA的QC‑LDPC码译码器及其实现方法,属于通信技术领域。信道信息以及后验概率存储单元LLR_RAM,前端移位寄存器单元F_shifter。本发明在变量节点处理单元VNU前引入了一个数据选择器Data_selector,该选择器连接移位寄存器,该选择器灵活连接移位寄存器的输出值至VNU,从而将当前层的RAM读操作提前至上一层数据更新阶段,本层更新数据也部分写入存储单元LLR_RAM,部分传递至下一层VNU,减少了RAM读取的三个时钟周期,提高效率并且不降低译码性能;此外,采用层内并行译码算法和4级流水线结构技术,使译码器吞吐量进一步的带提升;提升解码速度并降低延迟且不降低性能,适用于高速通信场景中的LDPC译码应用。

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