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公开(公告)号：CN109274603A
公开(公告)日：2019-01-25
申请号：CN201811009771.1
申请日：2018-08-29
Applicant: 天津芯海创科技有限公司 , 国家数字交换系统工程技术研究中心
IPC: H04L12/861 , H04L12/931 , H04L12/933 , H04L29/06
Abstract: 本发明提供了异构协议数据之间基于软件定义的互连方法和装置，包括：确定与可软件定义的网络交换设备相连的多个网络节点设备分别对应的端口；将网络节点设备对应的每个端口根据网络节点设备对应的协议类型进行配置，得到第一配置信息，以及根据网络节点设备数据的传输速率对端口的端口速率进行配置，得到第二配置信息；通过每个端口接收所连接网络节点设备发送的数据包；根据数据包目的端口的协议类型判断是否需要进行协议转换；如果需要，则将端口发送的数据包封装成目的端口的协议类型，并发送给目的端口，不需要外置桥接设备，通过该软件定义的网络交换设备就可以支持多种异构协议之间的数据互连，从而简化了网络部署，便于管理。
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公开(公告)号：CN109274603B
公开(公告)日：2022-05-17
申请号：CN201811009771.1
申请日：2018-08-29
Applicant: 天津芯海创科技有限公司 , 国家数字交换系统工程技术研究中心
Abstract: 本发明提供了异构协议数据之间基于软件定义的互连方法和装置，包括：确定与可软件定义的网络交换设备相连的多个网络节点设备分别对应的端口；将网络节点设备对应的每个端口根据网络节点设备对应的协议类型进行配置，得到第一配置信息，以及根据网络节点设备数据的传输速率对端口的端口速率进行配置，得到第二配置信息；通过每个端口接收所连接网络节点设备发送的数据包；根据数据包目的端口的协议类型判断是否需要进行协议转换；如果需要，则将端口发送的数据包封装成目的端口的协议类型，并发送给目的端口，不需要外置桥接设备，通过该软件定义的网络交换设备就可以支持多种异构协议之间的数据互连，从而简化了网络部署，便于管理。
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公开(公告)号：CN110515419B
公开(公告)日：2023-03-10
申请号：CN201910784082.6
申请日：2019-08-23
Applicant: 天津芯海创科技有限公司 , 天津市滨海新区信息技术创新中心
IPC: G06F1/04
Abstract: 本发明提供了一种优化格雷码编码方式实现跨时钟域的装置，通过在原有格雷码转换电路基础上，通过增加2bit指示信号，实现了非2的n次幂地址编码转换逻辑时，在最大值与0地址之间的过渡期间，只根据新增的2bit指示信号进行判断，在其他情况下，仍然采用标准的格雷码转换逻辑。本发明从跨时钟处理的效果上看，编码后仍然可以保证有效的地址指示信号只发生一bit变化，原理上保证了时钟跨接处理的正确性，并与标准的格雷码转换效果相当。
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公开(公告)号：CN111654454B
公开(公告)日：2022-04-19
申请号：CN202010578324.9
申请日：2020-06-23
Applicant: 天津芯海创科技有限公司 , 天津市滨海新区信息技术创新中心
Abstract: 本发明公开了一种基于Crossbar的双模混合交换装置和调度数据的方法。所述双模混合交换装置，包括支持双模行列调度的Crossbar交换结构、可编程通道化数据处理模块以及去通道化处理模块，Crossbar交换结构包括缓存模块和调度管理模块；可编程通道化数据处理模块，用于将输入的非通道化数据通过切片和分组处理转换为通道化的分组数据；调度管理模块，用于对于通道化数据采用通道调度模式进行调度，对于分组数据采用分组调度模式进行调度；去通道化处理模块，用于对输出缓存中的数据进行去通道化处理和数据重组。本发明的双模混合交换装置，同时支持分组交换和电路交换两种工作模式，并支持异构网络数据转换与传输。
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公开(公告)号：CN109726162B
公开(公告)日：2022-03-18
申请号：CN201910151248.0
申请日：2019-02-28
Applicant: 天津芯海创科技有限公司 , 天津市滨海新区信息技术创新中心
Abstract: 本发明提供了一种自适应并行时钟序列检测装置及方法，装置包括时钟序列，并行连接第一选通器和第二选通器，第一选通器连接PCIe时钟序列检测单元，第二选通器连接RapidIO时钟序列检测单元，PCIe时钟序列检测单元一方面连接第三选通器，另一方面连接第一逻辑电路，第一逻辑电路一方面通过第二反相器连接RapidIO时钟序列检测单元，另一方面连接第二选通器；RapidIO时钟序列检测单元一方面连接第三选通器，另一方面连接第二逻辑电路，第二逻辑电路一方面通过第一反相器连接PCIe时钟序列检测单元，另一方面连接第一选通器。本发明可以兼容检测RapidIO、PCIe协议时钟补偿序列，提高硬件结构可重用性。
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Patent Agency Ranking
公开(公告)号：CN108197074B
公开(公告)日：2021-05-04
申请号：CN201810174203.0
申请日：2018-03-01
Applicant: 天津芯海创科技有限公司 , 天津市滨海新区信息技术创新中心
Inventor： 王元磊 , 张兴明 , 宋克 , 刘勤让 , 沈剑良 , 吕平 , 朱珂 , 刘冬培 , 王盼 , 高彦钊 , 谭力波 , 陶常勇 , 杨堃 , 王封 , 张帆 , 张新顺 , 汪欣
IPC: G06F17/14
Abstract: 本发明提供了一种快速傅里叶变换FFT数据处理方法及装置，方法包括：将样本点数除以基准样本点数，得到调度因子M；若调度因子M小于或者等于1，在运算模块中选取至少一个蝶形运算单元同时对样本点进行FFT蝶形运算，得到蝶形运算结果；若调度因子M大于1且样本点数为基准样本点数的2N倍，反复利用运算模块中全部蝶形运算单元进行FFT蝶形运算，直至全部样本点均计算完毕，得到第一级运算结果；将第一级运算结果分别存入对应的存储器；基于第一级运算结果，反复利用运算模块中的全部蝶形运算单元进行FFT蝶形运算，直至得到第N+1级蝶形运算结果，缓解现有技术中的数据调度结构应用环境单一、灵活性低的问题，达到了提高数据调度结构的灵活性的效果。
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公开(公告)号：CN109947681B
公开(公告)日：2020-12-01
申请号：CN201910212722.6
申请日：2019-03-20
Applicant: 天津芯海创科技有限公司 , 天津市滨海新区信息技术创新中心
IPC: G06F13/38
Abstract: 本发明提供了一种串化/解串器及高速接口协议交换芯片；串化/解串器包括配置管理电路及设定数量的串化/解串电路；串化/解串电路包括接收器、发送器及时钟管理电路；配置管理电路接收软件定义控制电路发送的配置指令；根据配置指令，对各个串化/解串电路进行设置；时钟管理电路向接收器及发送器输出配置指令对应的时钟信号；接收器根据配置指令对应的高速接口协议将外部物理链路发送的串行数据转化为并行数据后，将并行数据发送至物理编码电路；发送器根据配置指令对应的高速接口协议将物理编码电路发送的并行数据转化为串行数据后，将串行数据发送至外部物理链路。本发明提高了串化/解串器对多种高速接口协议的适用性，提高效率。
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公开(公告)号：CN111159094A
公开(公告)日：2020-05-15
申请号：CN201911234978.3
申请日：2019-12-05
Applicant: 天津芯海创科技有限公司 , 天津市滨海新区信息技术创新中心
IPC: G06F15/16
Abstract: 本发明提供了一种基于RISC-V的近数据流式计算加速阵列，包括RSIC-V内核、以及设置在RSIC-V周围的由多个协处理器组成的加速阵列，每个协处理器包括NOC路由控制节点、RAM块和乘加算粒，其中，RAM块用于实现待计算数据的缓存，乘加算粒用于实现乘累加计算，NOC路由控制节点一方面实现与相邻其他协处理器的互联，另一方面还与数据RAM块和乘加算粒相连。本发明将待计算数据分散存储在多个ram块中，并将乘加计算算子尽量靠近ram放置。相邻的协处理器采用片上网络结构互联，在计算流程中实现生产者与消费者的关系。这样一个计算流程可经过拆分与映射后，转变为数据流在协处理器加速阵列间流动中进行计算的过程。
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公开(公告)号：CN111030676A
公开(公告)日：2020-04-17
申请号：CN201911380468.7
申请日：2019-12-27
Applicant: 天津芯海创科技有限公司 , 天津市滨海新区信息技术创新中心
Abstract: 本发明公开了一种时钟分频电路，包括比较单元、分频系数同步单元、模可置计数器、分频系数单元、偶数分频单元、奇数分频单元和组合单元，偶数分频单元和奇数分频单元分别单独工作，经过组合单元后输出目标时钟。本发明还提供了一种时钟分频方法，包括：分频系数配置变化时，经过同步后传入模可置计数器和分频系数单元；模可置计数器会以此为模重复进行减计数，并在计数器为零时进行更新和控制写入分频系数单元；将奇数分频时钟和偶数分频时钟进行无毛刺的组合，得到目标时钟。采用该时钟分频方法及电路可对参考时钟进行任意整数分频，分频系数可随时动态配置，目标时钟无毛刺且占空比为50％，电路结构简单，占用资源少。
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公开(公告)号：CN110971481A
公开(公告)日：2020-04-07
申请号：CN201911071658.0
申请日：2019-11-05
Applicant: 天津芯海创科技有限公司 , 天津市滨海新区信息技术创新中心
Abstract: 本发明提供了一种缓存地址管理逻辑的测试方法，用于保证芯片内所有缓存地址管理逻辑实现的正确性；该方法能自动识别出芯片内所有缓存地址管理逻辑，且证明所有缓存地址管理逻辑在测试中被覆盖到；另外，该方法提供了实时检测各缓存地址管理逻辑在测试过程中工作正确性的手段，一旦出现地址重复分配或重复回收错误可及时上报并进行记录；同时，该方法提供了检查地址是否泄露的手段。
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