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公开(公告)号：CN103210384B
公开(公告)日：2016-08-24
申请号：CN201180054892.8
申请日：2011-08-05
Applicant: 大陆-特韦斯贸易合伙股份公司及两合公司
IPC: G06F13/42
CPC classification number: G06F13/364 , G06F13/4265
Abstract: 本发明涉及用于形成数字接口（102，121，122，123）的电路装置（5），该电路装置包括在连接微处理器系统时交换数据的数字数据总线（123），其中所述数据交换可双向有效。在数据传输时，所述电路装置作为总线主设备产生总线时钟速率，并且在数据接收时根据所接收的时钟信号作为总线从设备操作。该电路装置包括至少一个用于发送数据的FIFO存储器（101），和/或至少一个用于接收数据的FIFO存储器（104）。
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公开(公告)号：CN102822807A
公开(公告)日：2012-12-12
申请号：CN201180015562.8
申请日：2011-03-18
Applicant: 大陆-特韦斯贸易合伙股份公司及两合公司
CPC classification number: G06F11/1641 , G06F11/1645 , G06F11/165 , G06F11/203 , G06F11/2035 , G06F11/2043
Abstract: 本发明涉及一种控制计算机系统。该控制计算机系统包括：至少两个被配置为相互冗余的模块（1001、1002、1003、1004）；至少一个比较单元（1011、1012），用于监视至少两个冗余模块（1001、1002、1003、1004）的同步状态以及用于检测同步错误；至少一个外围单元（1030、1031、…、1038）。该控制计算系统还包括至少一个开关矩阵（1013），被设置为允许或阻止访问所述至少两个冗余模块访问（1001、1002、1003、1004）或者所述至少两个冗余模块访问外围单元（1030、1031、…、1038）。错误处理单元（1080）被设置为接收至少一个比较单元（1011、1012）的信号以及驱动至少一个开关矩阵（1013），以便可性地完全地或选择性地阻止访问所述至少两个冗余模块或者所述至少两个冗余模块访问所述外围单元。
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Patent Agency Ranking
公开(公告)号：CN101903867B
公开(公告)日：2012-12-12
申请号：CN200780101971.3
申请日：2007-12-17
Applicant: 大陆-特韦斯贸易合伙股份公司及两合公司
IPC: G06F12/02
CPC classification number: G06F12/0284 , G06F12/1416
Abstract: 一种存储器映射系统(30)可连接至多处理配置(1)。所述多处理配置(1)包括第一处理单元和第二处理单元。所述存储器映射系统(30)包括：主存储器，所述第二处理单元不可对其写访问，所述主存储器包括第一存储器区(31)和第二存储器区(32)。关联存储器(9a-9m)与所述第二存储器区(32)相关联。所述关联存储器(9a-9m)包括所述第二处理单元可对其写访问的存储器区。一致性控制单元可保持在所述关联存储器(9a-9m)中存储的数据以及在所述第二存储器区(32)中存储的数据之间的一致性。
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公开(公告)号：CN102822807B
公开(公告)日：2015-09-02
申请号：CN201180015562.8
申请日：2011-03-18
Applicant: 大陆-特韦斯贸易合伙股份公司及两合公司
CPC classification number: G06F11/1641 , G06F11/1645 , G06F11/165 , G06F11/203 , G06F11/2035 , G06F11/2043
Abstract: 本发明涉及一种控制计算机系统。该控制计算机系统包括：至少两个被配置为相互冗余的模块（1001、1002、1003、1004）；至少一个比较单元（1011、1012），用于监视至少两个冗余模块（1001、1002、1003、1004）的同步状态以及用于检测同步错误；至少一个外围单元（1030、1031、…、1038）。该控制计算系统还包括至少一个开关矩阵（1013），被设置为允许或阻止访问所述至少两个冗余模块访问（1001、1002、1003、1004）或者所述至少两个冗余模块访问外围单元（1030、1031、…、1038）。错误处理单元（1080）被设置为接收至少一个比较单元（1011、1012）的信号以及驱动至少一个开关矩阵（1013），以便可性地完全地或选择性地阻止访问所述至少两个冗余模块或者所述至少两个冗余模块访问所述外围单元。
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公开(公告)号：CN103210384A
公开(公告)日：2013-07-17
申请号：CN201180054892.8
申请日：2011-08-05
Applicant: 大陆-特韦斯贸易合伙股份公司及两合公司
IPC: G06F13/42
CPC classification number: G06F13/364 , G06F13/4265
Abstract: 本发明涉及用于形成数字接口（102，121，122，123）的电路装置（5），该电路装置包括在连接微处理器系统时交换数据的数字数据总线（123），其中所述数据交换可双向有效。在数据传输时，所述电路装置作为总线主设备产生总线时钟速率，并且在数据接收时根据所接收的时钟信号作为总线从设备操作。该电路装置包括至少一个用于发送数据的FIFO存储器（101），和/或至少一个用于接收数据的FIFO存储器（104）。
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公开(公告)号：CN102138127A
公开(公告)日：2011-07-27
申请号：CN200980133368.2
申请日：2009-09-01
Applicant: 大陆-特韦斯贸易合伙股份公司及两合公司
CPC classification number: G06F9/3869 , G06F9/30003 , G06F9/30145 , G06F11/348
Abstract: 本发明公开了一种微处理器，包括流水线微体系结构(1)和流水线泡沫检测装置(2)，其中，所述流水线泡沫检测装置(2)包括最小执行时钟周期查明单元(3)，用于确定一条或多条程序命令的执行时间周期的最小和/或最佳数目，所述周期经过所述流水线微体系结构(1)和/或由此被处理。
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公开(公告)号：CN101903867A
公开(公告)日：2010-12-01
申请号：CN200780101971.3
申请日：2007-12-17
Applicant: 大陆-特韦斯贸易合伙股份公司及两合公司
IPC: G06F12/02
CPC classification number: G06F12/0284 , G06F12/1416
Abstract: 一种存储器映射系统(30)可连接至多处理配置(1)。所述多处理配置(1)包括第一处理单元和第二处理单元。所述存储器映射系统(30)包括：主存储器，所述第二处理单元不可对其写访问，所述主存储器包括第一存储器区(31)和第二存储器区(32)。关联存储器(9a-9m)与所述第二存储器区(32)相关联。所述关联存储器(9a-9m)包括所述第二处理单元可对其写访问的存储器区。一致性控制单元可保持在所述关联存储器(9a-9m)中存储的数据以及在所述第二存储器区(32)中存储的数据之间的一致性。
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