一种降低峰均比的方法及装置

    公开(公告)号:CN101442336B

    公开(公告)日:2012-11-14

    申请号:CN200710177677.2

    申请日:2007-11-19

    Abstract: 本发明提供一种降低峰均比的方法,该方法包括:利用互补序列特性进行相位预编码;在用户数据完成扩频和训练序列码插入后,采用预编码的相位因子对其进行相位旋转。本发明还提供一种降低峰均比的装置。采用本发明的方法和装置,利用互补序列进行相位预编码,解决了多载波TD-SCDMA系统峰均比过高的问题,同时可以满足现有系统的改动要求,大大节省了基带存储相位因子的空间,同时避免了不必要的相关运算。

    移动通信系统中降低信号峰均比的方法及装置

    公开(公告)号:CN101534274A

    公开(公告)日:2009-09-16

    申请号:CN200810101809.8

    申请日:2008-03-12

    CPC classification number: H04L27/2621

    Abstract: 本发明实施例公开了一种移动通信系统中降低信号峰均比的方法,包括:对应每一载波,分别存储包含一定数目非线性相位旋转因子φk的φk,且所述φk的数目至少为对应所述φk的载波能够承载的用户数,各个φk之间具有非线性关系;在载波内叠加用户数据前,针对每一用户数据,从所述载波对应的φk中选择一个φk,将所述用户数据进行相位旋转,旋转角度为选定φk大小的角度。本发明实施例同时公开了一种移动通信系统中降低信号峰均比的装置,包括φk存储单元、φk选择单元和φk旋转单元。应用本发明实施例公开的技术方案后,可以非常明显的降低信号的峰均比,同时算法的运算量可以减小,算法复杂度可以降低。

    一种降低峰均比的方法及装置

    公开(公告)号:CN101442336A

    公开(公告)日:2009-05-27

    申请号:CN200710177677.2

    申请日:2007-11-19

    Abstract: 本发明提供一种降低峰均比的方法,该方法包括:利用互补序列特性进行相位预编码;在用户数据完成扩频和训练序列码插入后,采用预编码的相位因子对其进行相位旋转。本发明还提供一种降低峰均比的装置。采用本发明的方法和装置,利用互补序列进行相位预编码,解决了多载波TD-SCDMA系统峰均比过高的问题,同时可以满足现有系统的改动要求,大大节省了基带存储相位因子的空间,同时避免了不必要的相关运算。

    时分同步码分多址系统中降低信号峰均比的方法及装置

    公开(公告)号:CN101534274B

    公开(公告)日:2011-07-20

    申请号:CN200810101809.8

    申请日:2008-03-12

    CPC classification number: H04L27/2621

    Abstract: 本发明实施例公开了一种时分同步码分多址TD-SCDMA系统中降低信号峰均比的方法,包括:对应每一载波,分别存储φk,其中,φk包含一定数目非线性相位旋转因子φk,且所述φk的数目至少为对应所述φk的载波能够承载的用户数,各个φk之间具有非线性关系;在载波内叠加用户数据前,针对每一用户数据,从所述载波对应的φk中选择一个φk,将所述用户数据进行相位旋转,旋转角度为选定φk大小的角度。本发明实施例同时公开了一种TD-SCDMA系统中降低信号峰均比的装置,包括φk存储单元、φk选择单元和φk旋转单元。应用本发明实施例公开的技术方案后,可以非常明显的降低信号的峰均比,同时算法的运算量可以减小,算法复杂度可以降低。

    基于多核架构处理器实现的基带处理装置

    公开(公告)号:CN1984395A

    公开(公告)日:2007-06-20

    申请号:CN200510130340.7

    申请日:2005-12-12

    Abstract: 本发明涉及通信领域。本发明提出一种基于多核架构处理器实现的基带处理装置,采用多个数字信号处理器,每个数字信号处理器包括多个处理单元;数字信号处理器用作上行码片处理器、下行码片处理器、符号处理器。本发明能有效提高了单板BBU的集成度,增加了单板BBU支持的用户数目;硬件设计简单,而且可以灵活配置为支持三载波的智能天线或者六载波的单天线。

    一种用可编程门阵列实现的第三代移动通信标准协议中的Turbo码内交织器

    公开(公告)号:CN1247035C

    公开(公告)日:2006-03-22

    申请号:CN03115710.6

    申请日:2003-03-10

    CPC classification number: H03M13/2714

    Abstract: 本发明公开了一种用FPGA实现的3GPP Turbo码内交织器,该交织器包括:交织参数计算单元,s序列计算单元,q序列计算单元,置换及删减单元四个部分。其中的s序列计算单元和q序列计算单元中的求模电路通过累减操作来实现,并且可以复用。一个行内置换单元中的求模运算则通过一个减法电路完成。本发明的行内置换单元的乘法器则转化成了一个加法器来实现,在q序列计算单元,将求最大公约数的运算简化成了查表运算。这样大大减少了资源消耗。在行内、行间置换的过程中省略了r序列的计算。本发明完全可以采用FPGA硬件来实现,做到实时处理。

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