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公开(公告)号：CN119544833A
公开(公告)日：2025-02-28
申请号：CN202311100639.2
申请日：2023-08-29
Applicant: 大唐移动通信设备有限公司
Abstract: 本申请公开了参数分发装置、参数分发方法及基带处理单元，涉及通信技术领域。该参数分发装置包括：分发数据行为指令存储单元、待分发数据存储单元和分发数据行为指令解析单元。其中，分发数据行为指令存储单元，用于存储操作类指令和逻辑运算类指令；待分发数据存储单元，用于存储信道配置参数和待分发数据；分发数据行为指令解析单元，用于确定数据分发状态，在数据分发状态为空闲状态的情况下，从分发数据行为指令存储单元中获取目标指令，并对目标指令进行解析，以对待分发数据存储单元中的信道配置参数进行操作处理，以对待分发数据存储单元中的待分发数据进行分发。由此，可实现针对不同的参数分发场景均可通过解析对应的指令实现数据分发。
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公开(公告)号：CN119382722A
公开(公告)日：2025-01-28
申请号：CN202310918378.9
申请日：2023-07-25
Applicant: 大唐移动通信设备有限公司
IPC: H03M13/27
Abstract: 本发明实施例提供了一种比特交织方法、装置、比特交织器及存储介质，涉及数据处理技术领域，方法包括：确定并行位宽与调制阶数；向一个存储器内的缓存空间中写入待处理数据；从缓存空间的起始地址开始，多轮次从缓存空间中读取长度为并行位宽的比特组，每下一次读取在当前读取地址累加上预设地址偏移量的地址上进行，直至读取至缓存空间中最后一行完成一个轮次读取，预设地址偏移量为缓存空间中一行数据的长度，缓存空间中的数据行数为调制阶数；在缓存空间第一行中未被读取的数据的起始地址上进行下一轮次读取，直至数据均被读出；对所读取的比特组进行字节内交织处理，得到比特交织结果。应用本发明实施例提供的方案能够减少缓存空间的浪费。
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Patent Agency Ranking
公开(公告)号：CN116361083A
公开(公告)日：2023-06-30
申请号：CN202111620211.1
申请日：2021-12-27
Applicant: 大唐移动通信设备有限公司
Abstract: 本发明实施例提供了一种仿真方法和装置，所述方法包括：通过Jenkins自动调用第一脚本，所述第一脚本通过预置编程语言实现；通过所述第一脚本获取被测器件对象对应的测试用例列表，并通过所述第一脚本调用预置仿真软件执行所述测试用例列表中的测试用例，直到所述测试用例列表中的测试用例全部执行完成；其中，所述测试用例通过第二脚本预先自动生成；通过所述第一脚本统计并输出每个测试用例对应的仿真结果。通过本发明实施例，可以通过一键式启动完成所有测试用例的仿真验证及结果输出。本发明实施例通过脚本控制整个仿真流程，可以最大程度减少人工引起的误操作，提高仿真的效率和准确性。
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公开(公告)号：CN115480950A
公开(公告)日：2022-12-16
申请号：CN202110663673.5
申请日：2021-06-16
Applicant: 大唐移动通信设备有限公司
IPC: G06F11/10
Abstract: 本发明公开了一种LDPC比特选择方法、装置及LDPC比特选择器，用于解决当前的LDPC比特选择器存在使用了较多的存储空间来存储数据包对应的掩码，加大了FPGA片内资源的消耗的技术问题。所述方法包括：根据循环存储模块的当前容量信息，将LDPC编码器输出的数据包存入对应的循环存储模块的地址；基于数据包的参数信息，获取数据包对应的第一地址和第二地址，并确定第一地址和第二地址所包括的有效比特的数量以及起始位；将第一地址和第二地址所包括的有效比特按位存入移位寄存器，并将移位寄存器中的低位宽对应的有效比特按位存入LDPC比特交织器的存储模块；直至数据包所包括的有效比特均存入移位寄存器。
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公开(公告)号：CN110082672B
公开(公告)日：2020-09-11
申请号：CN201810072807.4
申请日：2018-01-25
Applicant: 大唐移动通信设备有限公司
IPC: G11C29/00
Abstract: 本发明涉及芯片技术，特别涉及一种芯片内逻辑模型的测试方法及装置。用以在不占用大量逻辑资源的前提下，提高逻辑模型的测试效率和故障覆盖率。该方法为：按照预设的棋盘格式生成测试向量集合，并通过在待测试的逻辑模型中的RAM内写入和读取所述测试向量集合中的测试向量，来完成对RAM的故障测试；其中，在RAM内，每一个存储位均采用了取值相反的两种逻辑值进行了读和写的覆盖，这样，无需对FPGA芯片进行重配置即可以实现RAM检测，并且采用的检测电路结构简单易实现，且占用较少的逻辑资源，从而可以在不占用大量逻辑资源的前提下，准确、全面地检测逻辑模型中的RAM的各类故障，进而提高测试效率和故障覆盖率。
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公开(公告)号：CN110082672A
公开(公告)日：2019-08-02
申请号：CN201810072807.4
申请日：2018-01-25
Applicant: 大唐移动通信设备有限公司
IPC: G01R31/317
Abstract: 本发明涉及芯片技术，特别涉及一种芯片内逻辑模型的测试方法及装置。用以在不占用大量逻辑资源的前提下，提高逻辑模型的测试效率和故障覆盖率。该方法为：按照预设的棋盘格式生成测试向量集合，并通过在待测试的逻辑模型中的RAM内写入和读取所述测试向量集合中的测试向量，来完成对RAM的故障测试；其中，在RAM内，每一个存储位均采用了取值相反的两种逻辑值进行了读和写的覆盖，这样，无需对FPGA芯片进行重配置即可以实现RAM检测，并且采用的检测电路结构简单易实现，且占用较少的逻辑资源，从而可以在不占用大量逻辑资源的前提下，准确、全面地检测逻辑模型中的RAM的各类故障，进而提高测试效率和故障覆盖率。
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公开(公告)号：CN110389924A
公开(公告)日：2019-10-29
申请号：CN201810355989.6
申请日：2018-04-19
Applicant: 大唐移动通信设备有限公司
Abstract: 本发明实施例提供了一种串行总线装置及设置方法，所述装置包括：主机模块、从机模块、第一时钟电路、第二时钟电路；所述主机模块与所述从机模块连接；所述第一时钟电路设置于所述主机模块，用于产生第一时钟信号；所述第二时钟电路设置于所述从机模块，用于产生第二时钟信号；所述主机模块的数据发送，和，所述从机模块的数据接收，对齐所述第一时钟信号；所述从机模块的数据发送，和，所述主机模块的数据接收，对齐所述第二时钟信号。本发明实施例在主机模块和从机模块中分别设置第一时钟电路和第二时钟电路，使得主机实际采集建立时间setup并没有受到影响，从而消除了时延delay对建立时间setup的影响，提升了串行总线装置传输数据的准确度。
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