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公开(公告)号：CN103718237B
公开(公告)日：2016-08-17
申请号：CN201280037915.9
申请日：2012-08-03
Applicant: 夏普株式会社
Inventor： P·泽贝迪
CPC classification number: G09G3/3614 , G09G3/3655 , G09G2230/00 , G09G2300/0426 , G09G2300/0823 , G09G2300/0861
Abstract: 本发明公开了一种像素电路，该像素电路包括视频操作模式、存储器操作模式和反转操作模式。该像素电路包括：像素存储节点，用于存储将由液晶单元输出的数据；像素写入电路，配置成接收显示数据并将该显示数据提供给像素存储节点以存储在像素存储节点上。此外，该像素电路包括：保持电路，可操作地耦合至像素写入电路并配置成使从像素存储节点通过像素写入电路的电荷泄漏最少；以及内部反转电路，可操作地耦合至保持电路和像素存储节点并配置成使存储在像素存储节点上的数据的电压和施加至液晶单元的电压反转，该液晶单元接收存储在像素存储节点上的数据。
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公开(公告)号：CN102007692A
公开(公告)日：2011-04-06
申请号：CN200980113748.X
申请日：2009-03-27
Applicant: 夏普株式会社
CPC classification number: G11C19/28 , G09G3/20 , G09G3/3674 , G09G2310/0267 , G09G2310/0283 , G09G2310/0286 , H03K3/356017 , H03K3/356086 , H03K3/356095 , H03K3/3562
Abstract: 一种数字逻辑电路包括多个相同导电类型的晶体管。第一晶体管(40)具有的源极、栅极和漏极分别连接至第一电路节点(QB)、第二电路节点(Y)和第一电源线(Vdd)。第二晶体管(42)具有的源极、栅极和漏极分别连接至第二节点(Y)、第一节点(QB)和第一电源线(Vdd)。第三晶体管(48)具有的漏极连接至第一节点(QB)。第四晶体管(50)具有的栅极和漏极分别连接至第三电路节点(Q)和第二电路节点(Y)。第五晶体管(52)具有的栅极和漏极分别连接至第一和第三节点(QB，Q)。这种电路可在有源矩阵寻址装置的移位寄存器中用作锁存器。
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公开(公告)号：CN101978428A
公开(公告)日：2011-02-16
申请号：CN200980110572.2
申请日：2009-03-31
Applicant: 夏普株式会社
CPC classification number: G11C19/28 , G09G3/20 , G09G3/3674 , G09G2300/0408 , G09G2310/0267 , G09G2310/0283 , G09G2310/0286 , G09G2340/0492
Abstract: 一种移位寄存器包括级联连接的级，每个级包括数据锁存器(44)和输出级。该锁存器(44)具有单个数据输入(S)，该数据输入在使用时从前级或后级接收数据信号。该输出级包括第一开关(56)，当输出级被锁存器激活时该第一开关将时钟信号(CK2)传递至该级输出(GL)。该输出级还包括第二开关(58)，当该输出级无效时，第二开关将较低供电电压(Vss)传递至该级输出(GL)。
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公开(公告)号：CN101501997B
公开(公告)日：2012-05-09
申请号：CN200780029459.2
申请日：2007-08-01
Applicant: 夏普株式会社
Inventor： P·泽贝迪
IPC: H03M1/74
CPC classification number: H03M1/0607 , H03M1/804
Abstract: 一种用于转换输入n位数字码(n＞1)的数/模转换器，包括：具有多个电容器(C1...Cn)的开关电容器数/模转换器(14)。每一个电容器的下极板取决于输入数字码可连接至或者第一基准电压(V2)或者与第一基准电压不同的第二基准电压(V3)。该转换器还包括至少一个补充电容器(CP)、和用于将这一或者每一第一补充电容器的下极板连接至或者第三基准电压或者与第三基准电压不同的第四基准电压的开关装置(18、19)。对第一开关装置的输入与该输入数字码无关。在解码相中，输出电压浮置到取决于输入数据码和电荷在(诸)补充电容器(CP)上注入的方向及幅值两者的电压。
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公开(公告)号：CN101375326A
公开(公告)日：2009-02-25
申请号：CN200780003775.2
申请日：2007-01-29
Applicant: 夏普株式会社
CPC classification number: H03K17/063 , G09G3/3688 , G09G2310/027 , G09G2310/0286 , G09G2310/0289 , G11C19/184
Abstract: 一种驱动电路(10)，包括：在第一电压源(VDD)和第二电压源(VSS)之间连接的逻辑块(3)，以及具有多个采样电路的采样器(5)。每个采样电路用来在使用时对输入数据信号进行采样并将电压输出到相应输出(O)。该驱动电路进一步包括具有多个升压电路的升压器(11)，每个升压电路与相应的一个采样电路相关联，并且在使用时生成升压信号并将该升压信号提供给相应的采样电路。每个升压电路在第一电压源(VDD)和第二电压源(VSS)之间连接。该逻辑块(3)可以是，但不限于是移位寄存器。
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Patent Agency Ranking
公开(公告)号：CN102007692B
公开(公告)日：2014-04-09
申请号：CN200980113748.X
申请日：2009-03-27
Applicant: 夏普株式会社
CPC classification number: G11C19/28 , G09G3/20 , G09G3/3674 , G09G2310/0267 , G09G2310/0283 , G09G2310/0286 , H03K3/356017 , H03K3/356086 , H03K3/356095 , H03K3/3562
Abstract: 一种数字逻辑电路包括多个相同导电类型的晶体管。第一晶体管(40)具有的源极、栅极和漏极分别连接至第一电路节点(QB)、第二电路节点(Y)和第一电源线(Vdd)。第二晶体管(42)具有的源极、栅极和漏极分别连接至第二节点(Y)、第一节点(QB)和第一电源线(Vdd)。第三晶体管(48)具有的漏极连接至第一节点(QB)。第四晶体管(50)具有的栅极和漏极分别连接至第三电路节点(Q)和第二电路节点(Y)。第五晶体管(52)具有的栅极和漏极分别连接至第一和第三节点(QB，Q)。这种电路可在有源矩阵寻址装置的移位寄存器中用作锁存器。
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公开(公告)号：CN101103530B
公开(公告)日：2010-10-27
申请号：CN200680001961.8
申请日：2006-01-11
Applicant: 夏普株式会社
IPC: H03M1/74
CPC classification number: H03M1/802
Abstract: 一种用于转换输入n位数字码的数模转换器(10)，其中n是大于1的整数，具有一n位数字输入以及一用于连接至负载的输出，并且包括：一(n-1)个开关电容器的阵列；以及一开关装置。该开关装置在操作的零位调整阶段中适于将第一基准电压(V1)连接至该阵列的至少一个电容器(Ci)的第一板、并将该至少一个电容器的第二板连接至一电压(V2、V3)，该电压对于输入数字码的至少一个值而言是与第一基准电压(V1)不同的；并且在操作的解码阶段进一步地适于根据输入数字码的值来使电荷能被注入至少一个电容器(Ci)。该转换器可以是其输出直接连接至电容性负载的无缓冲转换器。
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公开(公告)号：CN101681682A
公开(公告)日：2010-03-24
申请号：CN200880019043.7
申请日：2008-08-27
Applicant: 夏普株式会社
CPC classification number: G11C19/28 , G09G3/3677 , G09G2310/0286 , G09G2310/04 , G09G2330/021
Abstract: 一种移位寄存器，包括顺序激活的多个级(62)。每个级包括控制第一和第二输出电路的逻辑电路(44)。第一输出电路包括晶体管(56)形式的第一开关，当该级为活动时，所述第一开关连接级(62)的输出(GL)以接收脉宽控制(PWC)信号。当该级(62)为非激活时，晶体管(58)形式的第二开关连接该级输出(GL)以接收非激活信号电平。第二输出电路包括晶体管(60)形式的第三开关，当该级(62)为活动时，所述第三开关连接又一输出(OUT)以接收活动信号电平。当该级(62)为非激活时，晶体管(62)形式的第四开关连接又一输出(OUT)以接收非激活信号电平。每个级的又一输出(OUT)连接于至少一个相邻级的逻辑电路(44)，例如前级的复位输入和/或后级的置位输入。
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公开(公告)号：CN101589552A
公开(公告)日：2009-11-25
申请号：CN200880002077.5
申请日：2008-01-25
Applicant: 夏普株式会社
Inventor： P·泽贝迪
IPC: H03K5/00
CPC classification number: G09G3/3674 , G09G2310/0283 , G11C19/28
Abstract: 一种多相位脉冲发生器包含n级，其中每一级包含第一子级(34、38、39、40)和第二子级(36、42、44)。第一子级具有第一存储元件(34)，第二子级具有第二存储元件(36)。每一级的第一存储元件被安排成由前一级置位。第一子级(34、38、39、40)被安排成在第一存储元件被置位时提供级输出脉冲(OUT)。第二存储元件(36)被安排成由级输出脉冲(OUT)置位。第二子级(36、42、44)被安排成在第二存储元件被置位时在级输出脉冲(OUT)后保持第一存储元件复位。
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公开(公告)号：CN101103530A
公开(公告)日：2008-01-09
申请号：CN200680001961.8
申请日：2006-01-11
Applicant: 夏普株式会社
IPC: H03M1/74
CPC classification number: H03M1/802
Abstract: 一种用于转换输入n位数字码的数模转换器(10)，其中n是大于1的整数，具有一n位数字输入以及一用于连接至负载的输出，并且包括：一(n-1)个开关电容器的阵列；以及一开关装置。该开关装置在操作的零位调整阶段中适于将第一基准电压(V1)连接至该阵列的至少一个电容器(Ci)的第一板、并将该至少一个电容器的第二板连接至一电压(V2、V3)，该电压对于输入数字码的至少一个值而言是与第一基准电压(V1)不同的；并且在操作的解码阶段进一步地适于根据输入数字码的值来使电荷能被注入至少一个电容器(Ci)。该转换器可以是其输出直接连接至电容性负载的无缓冲转换器。
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