公开(公告)号：CN115034372B

公开(公告)日：2025-02-18

申请号：CN202210576754.6

申请日：2022-05-25

Applicant: 复旦大学

Inventor： 陈赟 ,  佘超然 ,  林立宇 ,  石启航

IPC: G06N3/063 ,  G06N3/0464 ,  G06N3/049 ,  G06N3/10 ,  G06F15/78

Abstract: 本发明属于无线通信技术领域，具体为一种用于DoA估计的TB‑Net硬件加速实现方法。本发明方法包含以下步骤：设计用于DoA估计的TB‑Net加速器的架构设计；设计数据流，编写能够将TB‑Net的权重和偏置重新排序的脚本；设计自定义简易指令集，将TB‑Net编写成指令程序；将TB‑Net的权重和偏置数据量化为16bits有符号整型数据；进行电路功能验证，软硬件结果对比。电路结构包括：指令译码模块、指令存储模块、全局数据缓存模块、数据传输网络、PE阵列和全局控制模块。本发明利用权重固定和脉冲阵列来增加数据复用次数，显著减少数据传输量，并可适应多种规模的一维卷积，以此来实现用于DoA的TB‑Net低功耗高速率的硬件加速器。

公开(公告)号：CN115034372A

公开(公告)日：2022-09-09

申请号：CN202210576754.6

申请日：2022-05-25

Applicant: 复旦大学

Inventor： 陈赟 ,  佘超然 ,  林立宇 ,  石启航

IPC: G06N3/063 ,  G06N3/04 ,  G06N3/10 ,  G06F15/78

Abstract: 本发明属于无线通信技术领域，具体为一种用于DoA估计的TB‑Net硬件加速实现方法。本发明方法包含以下步骤：设计用于DoA估计的TB‑Net加速器的架构设计；设计数据流，编写能够将TB‑Net的权重和偏置重新排序的脚本；设计自定义简易指令集，将TB‑Net编写成指令程序；将TB‑Net的权重和偏置数据量化为16bits有符号整型数据；进行电路功能验证，软硬件结果对比。电路结构包括：指令译码模块、指令存储模块、全局数据缓存模块、数据传输网络、PE阵列和全局控制模块。本发明利用权重固定和脉冲阵列来增加数据复用次数，显著减少数据传输量，并可适应多种规模的一维卷积，以此来实现用于DoA的TB‑Net低功耗高速率的硬件加速器。