-
公开(公告)号：CN103684436A
公开(公告)日：2014-03-26
申请号：CN201310283513.3
申请日：2013-07-08
Applicant: 国际商业机器公司
CPC classification number: H03L7/1072 , H03L7/087 , H03L7/089 , H03L7/093
Abstract: 本发明涉及一种锁相环电路和使用锁相环来生成时钟信号的方法。提供了锁相环（PLL）架构，例如具有单独的数字积分控制路径和模拟比例控制路径的混合PLL架构。可以使用电荷泵电路实现模拟比例控制路径，所述电荷泵电路包括与CMOS开关串联的电阻器以生成控制电流（例如，Up/Down控制电流），所述控制电流用于调整向数控振荡器施加的控制电压。可以使用一系列Σ-Δ调制器实现数字积分控制路径，所述Σ-Δ调制器以不同频率工作，以便沿着所述数字积分控制路径将较高位数据信号转换为较低位数据信号。可以实现单个相位-频率检测器以生成控制信号，所述控制信号分别控制所述模拟比例控制路径和所述数字积分控制路径。
-
公开(公告)号：CN101578527B
公开(公告)日：2013-01-09
申请号：CN200880002080.7
申请日：2008-01-08
Applicant: 国际商业机器公司
CPC classification number: G01R31/31709
Abstract: 一种装置，包括：锁相环PLL电路(100)，其包括被配置为输出相位误差信号的相频检测器。相位误差监视电路(102)被配置为通过逻辑组合所述相位误差信号并且将逻辑组合后的相位误差信号的脉冲宽度与每个基准时钟周期处的可编程延迟时间相比较来确定瞬时峰值相位误差，以便确定瞬时相位误差变化。存储元件(124)被配置为存储所述瞬时相位误差变化。
-
公开(公告)号：CN110998356B
公开(公告)日：2024-02-02
申请号：CN201880050310.0
申请日：2018-07-19
Applicant: 国际商业机器公司
IPC: G01S7/03 , G01S7/282 , G01S7/35 , G01S13/10 , G01S13/32 , G01S13/34 , H03D7/14 , G01S13/28 , G01S13/02
Abstract: 实现雷达频率信号的可重新配置的传输技术被提供。在一个示例中，一种系统包括信号发生器和功率调制器。所述信号发生器从雷达波形信号集中提供雷达波形信号。所述功率调制器将与第一频率和第一振幅相关联的本地振荡器信号划分为第一本地振荡器信号和第二本地振荡器信号。所述功率调制器还基于所述雷达波形信号、所述第一本地振荡器信号和所述第二本地振荡器信号生成与第二频率和第二振幅相关联的射频信号。
-
公开(公告)号：CN103797640B
公开(公告)日：2015-09-09
申请号：CN201280044783.2
申请日：2012-06-21
Applicant: 国际商业机器公司
IPC: H01Q1/00 , H01L23/538
CPC classification number: H01Q21/061 , H01L2224/16225 , H01Q21/065 , H01Q23/00 , H04B7/04 , Y10T29/49016
Abstract: 公开了涉及收发器设备的系统、方法、设备和装置。根据一种方法，在电路封装的电路布局的一组部分的第一部分中选择第一组天线位置。所述方法还包括在所述电路布局的另一个部分中选择另一组天线位置，使得所述另一组天线位置中的选定天线位置的布置不同于先前选择的一组天线位置中的选定天线位置的布置。重复在另一个部分中选择另一组位置，直到已针对天线总数进行选择。执行所述选择另一组天线位置，使得所述另一个部分中的连续未选定位置不超过预定位置数量。此外，在所述选定位置处形成天线元件以便制造所述电路封装。
-
公开(公告)号：CN102273077B
公开(公告)日：2014-09-24
申请号：CN200980153090.5
申请日：2009-12-04
Applicant: 国际商业机器公司
Abstract: 本发明揭示一种数字锁相环(DPLL)及方法，包含可调整的延迟线，其配置为接收参考时钟作为输入并且输出抖动参考时钟信号。相位与频率检测器(PFD)配置为比较抖动参考时钟信号与反馈时钟信号，来决定抖动参考时钟信号与反馈时钟信号之间的相位与频率差异。数字控制振荡器(DCO)配置为接收来自PFD的稍早或稍后决定，据此调整输出，其中抖动参考时钟信号分配跳动响应来增强DPLL的整体操作。
-
Patent Agency Ranking
公开(公告)号：CN102273077A
公开(公告)日：2011-12-07
申请号：CN200980153090.5
申请日：2009-12-04
Applicant: 国际商业机器公司
Abstract: 本发明揭示一种数字锁相环(DPLL)及方法，包含可调整的延迟线，其配置为接收参考时钟作为输入并且输出抖动参考时钟信号。相位与频率检测器(PFD)配置为比较抖动参考时钟信号与反馈时钟信号，来决定抖动参考时钟信号与反馈时钟信号之间的相位与频率差异。数字控制振荡器(DCO)配置为接收来自PFD的稍早或稍后决定，据此调整输出，其中抖动参考时钟信号分配跳动响应来增强DPLL的整体操作。
-
公开(公告)号：CN110998356A
公开(公告)日：2020-04-10
申请号：CN201880050310.0
申请日：2018-07-19
Applicant: 国际商业机器公司
IPC: G01S7/03 , G01S7/282 , G01S7/35 , G01S13/10 , G01S13/32 , G01S13/34 , H03D7/14 , G01S13/28 , G01S13/02
Abstract: 实现雷达频率信号的可重新配置的传输技术被提供。在一个示例中，一种系统包括信号发生器和功率调制器。所述信号发生器从雷达波形信号集中提供雷达波形信号。所述功率调制器将与第一频率和第一振幅相关联的本地振荡器信号划分为第一本地振荡器信号和第二本地振荡器信号。所述功率调制器还基于所述雷达波形信号、所述第一本地振荡器信号和所述第二本地振荡器信号生成与第二频率和第二振幅相关联的射频信号。
-
公开(公告)号：CN103684436B
公开(公告)日：2017-04-12
申请号：CN201310283513.3
申请日：2013-07-08
Applicant: 国际商业机器公司
CPC classification number: H03L7/1072 , H03L7/087 , H03L7/089 , H03L7/093
Abstract: 本发明涉及一种锁相环电路和使用锁相环来生成时钟信号的方法。提供了锁相环（PLL）架构，例如具有单独的数字积分控制路径和模拟比例控制路径的混合PLL架构。可以使用电荷泵电路实现模拟比例控制路径，所述电荷泵电路包括与CMOS开关串联的电阻器以生成控制电流（例如，Up/Down控制电流），所述控制电流用于调整向数控振荡器施加的控制电压。可以使用一系列Σ‑Δ调制器实现数字积分控制路径，所述Σ‑Δ调制器以不同频率工作，以便沿着所述数字积分控制路径将较高位数据信号转换为较低位数据信号。可以实现单个相位‑频率检测器以生成控制信号，所述控制信号分别控制所述模拟比例控制路径和所述数字积分控制路径。
-
公开(公告)号：CN101390288B
公开(公告)日：2011-04-27
申请号：CN200780006500.4
申请日：2007-03-02
Applicant: 国际商业机器公司
CPC classification number: H03L7/0812 , H03K3/0322 , H03K5/133 , H03K2005/00032 , H03K2005/00052 , H03K2005/00208
Abstract: 调节电路(100)包括电流限制式压控电路，所述电流限制式压控电路配置以调节第一类型的信号差异。相位内插压控电路(M1-M8)配置以调节第二类型的信号差异。通过电流限制式方法执行粗略调谐控制，以在工艺和温度变化的情况下提供广泛的调谐范围，同时使用相位内插方法来实现线性调谐曲线和低抖动。调节电路(100)适用于在DLL或者PLL中使用。
-
-
-
-
-
-
-
-
Search Results
13
records
(took 0.019 seconds)
