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公开(公告)号：CN109495115A
公开(公告)日：2019-03-19
申请号：CN201811295448.5
申请日：2018-11-01
Applicant: 哈尔滨工业大学
Abstract: 一种基于FPGA的LDPC译码器及译码方法，它属于通信领域中信道编码技术领域。本发明解决了如何在减少硬件资源开销的同时提高LDPC译码器的吞吐率的问题。本发明利用兵乓缓存的方法将串行电路与并行部分分离，各部分采用独立的时钟，以保证连续数据流的流入流出与高吞吐率；而且本发明采用一种新的循环存储的方式以解决地址冲突问题，避免了桶形移位寄存器或连接网络的使用，同时减小了译码电路硬件资源占用率。当采用本发明的部分并行译码结构，并行度为7，主时钟频率选择110MHz，码率7/8，子矩阵维度511，迭代次数15次，平均变量节点更新时钟数为1.008时，吞吐率达到的最大值约为356.48Mbps。本发明可以应用于通信领域中信道编码技术领域。
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公开(公告)号：CN109495115B
公开(公告)日：2022-08-09
申请号：CN201811295448.5
申请日：2018-11-01
Applicant: 哈尔滨工业大学
Abstract: 一种基于FPGA的LDPC译码器及译码方法，它属于通信领域中信道编码技术领域。本发明解决了如何在减少硬件资源开销的同时提高LDPC译码器的吞吐率的问题。本发明利用兵乓缓存的方法将串行电路与并行部分分离，各部分采用独立的时钟，以保证连续数据流的流入流出与高吞吐率；而且本发明采用一种新的循环存储的方式以解决地址冲突问题，避免了桶形移位寄存器或连接网络的使用，同时减小了译码电路硬件资源占用率。当采用本发明的部分并行译码结构，并行度为7，主时钟频率选择110MHz，码率7/8，子矩阵维度511，迭代次数15次，平均变量节点更新时钟数为1.008时，吞吐率达到的最大值约为356.48Mbps。本发明可以应用于通信领域中信道编码技术领域。
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