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公开(公告)号：CN101150133A
公开(公告)日：2008-03-26
申请号：CN200610173268.0
申请日：2006-12-19
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L27/115 , H01L23/522 , G11C16/02
CPC classification number: G11C16/0441
Abstract: 本发明提供一种2－晶体管(2T)非易失性存储器单元，包括第一晶体管以及第二晶体管。第一晶体管以及第二晶体管分别具有：源极以及漏极，由其间的沟道所分开；在该沟道上方靠近该源极端的浮置栅极；以及在该浮置栅极及该沟道上方靠近该漏极端的控制栅极。第一以及第二晶体管的源极、浮置栅极、以及控制栅极分别互相连接。此外，第二晶体管的驱动能力大于第一晶体管的驱动能力。
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公开(公告)号：CN1264218C
公开(公告)日：2006-07-12
申请号：CN02103510.5
申请日：2002-02-05
Applicant: 台湾积体电路制造股份有限公司
Inventor： 谢佳达
IPC: H01L27/10 , H01L27/112 , H01L21/8239 , H01L21/8246
Abstract: 一种分离栅极快闪存储装置及其制造方法，该装置包括一基底、一浮接栅极、一控制栅极及一阶梯垫；其中，浮接栅极位于基底上方且与基底绝缘；控制栅极位于浮接栅极上方且与浮接栅极绝缘；阶梯垫则位于基底上且与基底连接并邻近浮接栅极，当进行写入动作时，热电子经由该阶梯垫与该基底成一平行方向注入该浮接栅极。
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公开(公告)号：CN1264212C
公开(公告)日：2006-07-12
申请号：CN02105194.1
申请日：2002-02-26
Applicant: 台湾积体电路制造股份有限公司
Inventor： 谢佳达
IPC: H01L21/8239 , H01L27/10
Abstract: 本发明提供一种快闪存储器的制造方法，包括以下步骤。提供一基底。在该基底上依序沉积一第一导电层及一第一绝缘层。蚀刻该第一绝缘层而在该第一绝缘层中形成一凹槽。沉积一第二导电层并回蚀，且蚀刻该凹槽下方的该第一导电层，使该凹格下方的该基底表面露出且在该凹槽侧壁上残留有该第二导电层。移除该第一绝缘层。
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公开(公告)号：CN1209812C
公开(公告)日：2005-07-06
申请号：CN02107424.0
申请日：2002-03-15
Applicant: 台湾积体电路制造股份有限公司
Inventor： 谢佳达
IPC: H01L21/8239 , H01L21/8246
Abstract: 本发明揭示一种增加耦合率(coupling ratio)的快闪存储器(flashmemory)制造方法。首先，在一半导体基底上定义出凸出于半导体基底表面的两个隔离结构。接着，实施离子注入，以在隔离结构两侧的半导体基底形成掺杂区。接着，在凸起的两个隔离结构侧壁形成介电间隔部。然后，在介电间隔部之间依序形成隧穿介电层及浮动栅极使浮动栅极的下表面积小于上表面积而增加电容耦合率(Cp)。最后，在两个隔离结构及浮动栅极上依序形成栅极间介电层及控制栅极以完成快闪存储器的制作。
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公开(公告)号：CN1445839A
公开(公告)日：2003-10-01
申请号：CN02107424.0
申请日：2002-03-15
Applicant: 台湾积体电路制造股份有限公司
Inventor： 谢佳达
IPC: H01L21/8239 , H01L21/8246
Abstract: 本发明揭示一种增加耦合率(coupling ratio)的快闪存储器(flash memory)制造方法。首先，在一半导体基底上定义出凸出于半导体基底表面的两个隔离结构。接着，实施离子布植，以在隔离结构两侧的半导体基底形成掺杂区。接着，在凸起的两个隔离结构侧壁形成介电间隔部。然后，在介电间隔部之间依序形成隧穿介电层及浮动栅极使浮动栅极的下表面积小于上表面积而增加电容耦合率(Cp)。最后，在两个隔离结构及浮动栅极上依序形成栅极间介电层及控制栅极以完成快闪存储器的制作。
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Patent Agency Ranking
公开(公告)号：CN102446552B
公开(公告)日：2015-01-07
申请号：CN201110085950.5
申请日：2011-04-02
Applicant: 台湾积体电路制造股份有限公司
CPC classification number: G11C16/08 , G11C16/26 , G11C16/3418
Abstract: 本发明涉及存储器元件和快闪存储器阵列读取操作方法及其结构，该存储器元件读取操作方法，适用于包括多个快闪存储器单元的存储器单元，包括：施加第一电压偏压至选取的存储器单元的控制栅极；施加第二电压偏压至电性连接至选取的上述存储器单元的第一字线；使不选取的存储器单元的控制栅极接地；施加第三电压偏压至电性连接至不选取的存储器单元的第二字线以不导通不选取的存储器单元的字线通道，其中所选取的存储器单元和不选取的存储器单元配置在存储器元件且电性连接至不同字线；第一电压偏压和第二电压偏压具有一相同极性；以及第三电压偏压和第二电压偏压具有相对极性。本发明解决了快闪存储器的读取干扰问题，并可改善或抑制电流泄漏问题。
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公开(公告)号：CN1259720C
公开(公告)日：2006-06-14
申请号：CN02103511.3
申请日：2002-02-05
Applicant: 台湾积体电路制造股份有限公司
Inventor： 谢佳达
IPC: H01L27/10 , H01L21/8239 , H01L21/8246
Abstract: 一种分离栅极快闪存储装置及其制造方法，该装置包括一基底、一浮接栅极、一控制栅极及一注射尖嘴；其中，浮接栅极位于基底上方且与基底绝缘；控制栅极位于浮接栅极上方且与浮接栅极绝缘；注射尖嘴与基底连接并邻近控制栅极，当进行写入动作时，热电子系经由注射尖嘴与基底成一斜角的方向注入浮接栅极。
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公开(公告)号：CN1744328A
公开(公告)日：2006-03-08
申请号：CN200510093413.X
申请日：2005-08-29
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L29/78 , H01L27/105 , H01L21/336 , H01L21/8239
CPC classification number: H01L29/512 , H01L21/28202 , H01L21/28282 , H01L29/518 , H01L29/66833
Abstract: 本发明提供一种多字元存储装置及其形成方法，所述形成半导体装置的方法，包括：形成一栅极介电层以及一栅极电极于一半导体基底上，部分地移除该栅极介电层以形成由该栅极介电层分隔的两凹处且该两凹处实质上设置于该栅极电极下方，以及利用氧化层与材料层实质上填满该两凹处以形成两隔离区，以各自容纳一电荷。本发明所述的多字元存储装置及其形成方法，可避免电荷于两区域中扩散及合并，且使形成的装置容纳多于两个电荷。
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公开(公告)号：CN1241266C
公开(公告)日：2006-02-08
申请号：CN02140327.9
申请日：2002-07-01
Applicant: 台湾积体电路制造股份有限公司
Inventor： 谢佳达
IPC: H01L27/115 , H01L21/8246
Abstract: 本发明涉及一种分离栅极式快闪存储器，包括：一基底、一隧穿介电层、一浮置栅极、一栅极间介电层以及一控制栅极。其中，隧穿介电层设置于具有一源/漏极区的基底上。浮置栅极设置于隧穿介电层上，且浮置栅极的底角为锐角。栅极间介电层设置于浮置栅极上。控制栅极设置于栅极间介电层上。再者，此存储器还包括：设置于控制栅极上的上盖绝缘层、设置于控制栅极及浮置栅极侧壁的介电间隔部、相邻于介电间隔部且与该源/漏极区连接的插塞以及设置于基底、上盖绝缘层及插塞上方的选择栅极，且分别与基底及插塞绝缘。
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公开(公告)号：CN1479365A
公开(公告)日：2004-03-03
申请号：CN02142193.5
申请日：2002-08-30
Applicant: 台湾积体电路制造股份有限公司
Inventor： 谢佳达
IPC: H01L21/82 , H01L21/768
Abstract: 一种L型字线(Word Line)间隙壁的结构及其制造方法，此L型字线间隙壁应用于制造分离式栅极(Split Gate)的闪存(Flash Memory)中，利用L型字线间隙壁与双层介电质间隙壁形成于闪存结构的两侧，不仅可以控制L型字线间隙壁的信道长度(Channel Length)，而且在形成金属硅化层后，更提供栅极(Gate)与漏极(Drain)之间有良好的电性隔离，借此以制造尺寸更小且优良率更高的闪存器件。
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