公开(公告)号：CN100586029C

公开(公告)日：2010-01-27

申请号：CN200810071128.1

申请日：2008-05-23

Applicant: 厦门大学

Inventor： 张文俊 ,  张建文 ,  陈黎明 ,  徐位凯 ,  谢东福 ,  王琳

IPC: H03M13/11

Abstract: 一种结构化奇偶校验码的编码方法及其编码器，涉及通信信道的编解码。提供一种可减少编码复杂度，实现线性编码的结构化奇偶校验码的编码方法及其编码器。分别构造准循环矩阵H1和双对角矩阵H2；根据准循环矩阵H1和双对角矩阵H2构造校验矩阵H，H＝[H1H2]；根据校验矩阵H构造系统生成矩阵形式G，其中I为M×M的单位矩阵，将生成矩阵形式G与信息序列相乘，得到校验位序列，与原来的信息序列一起构成一帧完整的码字，即实现结构化奇偶校验码的编码。基于双口RAM的编码器设有中间校验序列计算器、多路选择器和累加器，中间校验序列计算器的输出端接多路选择器的输入端，多路选择器的输出端接累加器的输入端。

公开(公告)号：CN101093999A

公开(公告)日：2007-12-26

申请号：CN200710092476.2

申请日：2007-07-24

Applicant: 厦门大学

Inventor： 王琳 ,  谢东福 ,  徐位凯 ,  范雷 ,  张建文

IPC: H03M13/11

Abstract: 本发明请求保护一种基于流水线工作方式的LDPC译码器，涉及电子技术领域，采用流水线工作方式的设计思想，通过适量的增加计算量和RAM存储量，以保证VNU与CNU之间的工作。VNU为CNU提供计算所需要的变量点信息，CNU的输出由一系列双口RAM阵列进行数据缓存，每个双口RAM阵列的前一部分存储当前迭代所需信息，后一部分存储下一次迭代所需信息，在一次迭代的时序内，有足够的时间解决冲突，不会发生阻塞。本发明在耗费少量的资源代价下，有效提升译码器速度，该译码器结构适用于任何类型的矩阵。

公开(公告)号：CN101282123A

公开(公告)日：2008-10-08

申请号：CN200810071128.1

申请日：2008-05-23

Applicant: 厦门大学

Inventor： 张文俊 ,  张建文 ,  陈黎明 ,  徐位凯 ,  谢东福 ,  王琳

IPC: H03M13/11

Abstract: 一种结构化奇偶校验码的编码方法及其编码器，涉及通信信道的编解码。提供一种可减少编码复杂度，实现线性编码的结构化奇偶校验码的编码方法及其编码器。分别构造准循环矩阵H1和双对角矩阵H2；根据准循环矩阵H1和双对角矩阵H2构造校验矩阵H，H＝[H1H2]；根据校验矩阵H构造系统生成矩阵形式G，其中I为M×M的单位矩阵，将生成矩阵形式G与信息序列相乘，得到校验位序列，与原来的信息序列一起构成一帧完整的码字，即实现结构化奇偶校验码的编码。基于双口RAM的编码器设有中间校验序列计算器、多路选择器和累加器，中间校验序列计算器的输出端接多路选择器的输入端，多路选择器的输出端接累加器的输入端。

公开(公告)号：CN100592640C

公开(公告)日：2010-02-24

申请号：CN200710092476.2

申请日：2007-07-24

Applicant: 厦门大学

Inventor： 王琳 ,  谢东福 ,  徐位凯 ,  范雷 ,  张建文

IPC: H03M13/11

Abstract: 本发明请求保护一种基于流水线工作方式的LDPC译码器，涉及电子技术领域，采用流水线工作方式的设计思想，通过适量的增加计算量和RAM存储量，以保证VNU与CNU之间的工作。VNU为CNU提供计算所需要的变量点信息，CNU的输出由一系列双口RAM阵列进行数据缓存，每个双口RAM阵列的前一部分存储当前迭代所需信息，后一部分存储下一次迭代所需信息，在一次迭代的时序内，有足够的时间解决冲突，不会发生阻塞。本发明在耗费少量的资源代价下，有效提升译码器速度，该译码器结构适用于任何类型的矩阵。