-
公开(公告)号：CN111030687B
公开(公告)日：2023-07-18
申请号：CN201911409101.3
申请日：2019-12-31
Applicant: 南华大学
IPC: H03L7/099
Abstract: 基于快速全加器的全数字锁相环及锁相控制方法，所述的全数字锁相环包括数字鉴相器模块、数字环路滤波器模块、缓冲寄存器和数控振荡器模块。数字环路滤波器模块和数控振荡器模块均包括快速全加器，快速全加器包括多个超前进位加法器，多个超前进位加法器之间采用内部超前进位级联的方式进行连接，采用自顶向下的方式、利用电子设计自动化技术完成各个模块电路的设计。通过采用基于快速全加器的方法对全数字锁相环的电路结构进行优化，拓宽了全数字锁相环电路的锁相范围，提高了锁相频率。本发明具有锁相速度快、锁定频率范围宽、功耗低等优点，将其作为锁相电路模块嵌入到不同的系统芯片中，对电子器件性能提升和半导体工艺技术发展具有重要意义。
-
公开(公告)号：CN104954016A
公开(公告)日：2015-09-30
申请号：CN201510212288.3
申请日：2015-04-29
IPC: H03L7/18
Abstract: 本发明公开了一种快速自适应全数字锁相环及方法，该锁相环包括数字鉴相器、数字滤波器、数控振荡器和自适应控制器，其中数字鉴相器对输入信号ui与反馈到锁相环输入端的输出信号uo进行鉴相，并将反映输入与输出信号的相位误差信号e分别送给数字滤波器和自适应控制器，自适应控制器根据输入信号频率的变化和相位误差信号产生相应的控制信号c送数字滤波器，数字滤波器接收相位误差和控制信号后可实时改变其内部参数，并产生控制信号N，通过数控振荡器自动调节锁相环输出信号的频率和相位，使全数字锁相环能够实现快速锁定。
-
公开(公告)号：CN105959001A
公开(公告)日：2016-09-21
申请号：CN201610238432.5
申请日：2016-04-18
Applicant: 南华大学
Abstract: 变频域全数字锁相环及锁相控制方法，数字鉴相器模块ua信号输出端与相位自动测控模块输入端相接，ah、be信号输出端分别与可变模可逆计数器模块第一、第二信号输入端相接，相位自动测控模块的m信号输出端与可变模可逆计数器模块第三输信号入端相接，可变模可逆计数器模块的inc、dec信号输出端分别与增减脉冲控制电路模块两个信号输入端相接，增减脉冲控制电路模块IDout信号输出端与可控分频器模块第一信号输入端相接，频率自动测控模块N信号输出端与可控分频器模块第二输入端相接，可控分频器模块fout信号输出端与数字鉴相器模块fout信号输入端相接。通过对锁相环系统参数的动态调节与控制，在较宽的输入信号频率范围内实现自动跟踪与快速锁定。
-
公开(公告)号：CN109714046B
公开(公告)日：2024-01-23
申请号：CN201910163527.9
申请日：2019-03-05
Applicant: 南华大学
Abstract: 可变相位累加器电路结构的全数字锁相环及锁相控制方法，所述的全数字锁相环包括数字鉴相器模块、数字环路滤波器模块、缓冲寄存器和数控振荡器模块。数字环路滤波器模块和数控振荡器模块分别包括第一可变相位累加器、第二可变相位累加器，利用电子设计自动化技术完成各个模块电路的设计。通过采用可变相位累加器电路结构对全数字锁相环的电路结构进行优化，拓宽了全数字锁相环电路的锁相范围，提高了锁相频率，降低了系统的总功耗，并且不会增加FPGA芯片内部的逻辑资源。本发明具有锁相速度快、锁定频率范围宽、功耗低等优点，可将其作为锁相电路模块嵌入到不同的系统芯片中，具有十分广泛的用途。
-
公开(公告)号：CN111030687A
公开(公告)日：2020-04-17
申请号：CN201911409101.3
申请日：2019-12-31
Applicant: 南华大学
IPC: H03L7/099
Abstract: 基于快速全加器的全数字锁相环及锁相控制方法，所述的全数字锁相环包括数字鉴相器模块、数字环路滤波器模块、缓冲寄存器和数控振荡器模块。数字环路滤波器模块和数控振荡器模块均包括快速全加器，快速全加器包括多个超前进位加法器，多个超前进位加法器之间采用内部超前进位级联的方式进行连接，采用自顶向下的方式、利用电子设计自动化技术完成各个模块电路的设计。通过采用基于快速全加器的方法对全数字锁相环的电路结构进行优化，拓宽了全数字锁相环电路的锁相范围，提高了锁相频率。本发明具有锁相速度快、锁定频率范围宽、功耗低等优点，将其作为锁相电路模块嵌入到不同的系统芯片中，对电子器件性能提升和半导体工艺技术发展具有重要意义。
-
Patent Agency Ranking
公开(公告)号：CN109714046A
公开(公告)日：2019-05-03
申请号：CN201910163527.9
申请日：2019-03-05
Applicant: 南华大学
Abstract: 可变相位累加器电路结构的全数字锁相环及锁相控制方法，所述的全数字锁相环包括数字鉴相器模块、数字环路滤波器模块、缓冲寄存器和数控振荡器模块。数字环路滤波器模块和数控振荡器模块分别包括第一可变相位累加器、第二可变相位累加器，利用电子设计自动化技术完成各个模块电路的设计。通过采用可变相位累加器电路结构对全数字锁相环的电路结构进行优化，拓宽了全数字锁相环电路的锁相范围，提高了锁相频率，降低了系统的总功耗，并且不会增加FPGA芯片内部的逻辑资源。本发明具有锁相速度快、锁定频率范围宽、功耗低等优点，可将其作为锁相电路模块嵌入到不同的系统芯片中，具有十分广泛的用途。
-
公开(公告)号：CN105959001B
公开(公告)日：2018-11-06
申请号：CN201610238432.5
申请日：2016-04-18
Applicant: 南华大学
Abstract: 变频域全数字锁相环及锁相控制方法，数字鉴相器模块ua信号输出端与相位自动测控模块输入端相接，ah、be信号输出端分别与可变模可逆计数器模块第一、第二信号输入端相接，相位自动测控模块的m信号输出端与可变模可逆计数器模块第三输信号入端相接，可变模可逆计数器模块的inc、dec信号输出端分别与增减脉冲控制电路模块两个信号输入端相接，增减脉冲控制电路模块IDout信号输出端与可控分频器模块第一信号输入端相接，频率自动测控模块N信号输出端与可控分频器模块第二输入端相接，可控分频器模块fout信号输出端与数字鉴相器模块fout信号输入端相接。通过对锁相环系统参数的动态调节与控制，在较宽的输入信号频率范围内实现自动跟踪与快速锁定。
-
公开(公告)号：CN109150168B
公开(公告)日：2023-08-29
申请号：CN201811181639.9
申请日：2018-10-11
Applicant: 南华大学
Abstract: 流水线电路结构的全数字锁相环及锁相控制方法，所述的全数字锁相环包括数字鉴相器模块、流水线变模控制器模块、流水线数字滤波器模块、加扣脉冲控制电路模块和流水线分频器模块。利用电子设计自动化技术完成各个模块电路的设计。通过采用流水线技术对锁相环的电路结构进行优化，提高了锁相系统的运行速度，降低了系统功耗，通过动态调节系统参数实现对锁相环工作过程的动态控制，既能提高锁相速度，又可增强系统的稳定性。该流水线电路结构的全数字锁相环具有锁相速度快、功耗低、和系统稳定性高等优点，在系统芯片应用中可降低实际应用的成本，有巨大的市场潜力。
-
公开(公告)号：CN109150168A
公开(公告)日：2019-01-04
申请号：CN201811181639.9
申请日：2018-10-11
Applicant: 南华大学
CPC classification number: H03L7/085 , G06F15/7817 , G06F15/7878 , H03L7/18 , H03L2207/50
Abstract: 流水线电路结构的全数字锁相环及锁相控制方法，所述的全数字锁相环包括数字鉴相器模块、流水线变模控制器模块、流水线数字滤波器模块、加扣脉冲控制电路模块和流水线分频器模块。利用电子设计自动化技术完成各个模块电路的设计。通过采用流水线技术对锁相环的电路结构进行优化，提高了锁相系统的运行速度，降低了系统功耗，通过动态调节系统参数实现对锁相环工作过程的动态控制，既能提高锁相速度，又可增强系统的稳定性。该流水线电路结构的全数字锁相环具有锁相速度快、功耗低、和系统稳定性高等优点，在系统芯片应用中可降低实际应用的成本，有巨大的市场潜力。
-
公开(公告)号：CN207720116U
公开(公告)日：2018-08-10
申请号：CN201820232515.8
申请日：2018-02-09
Applicant: 南华大学
Abstract: 本实用新型提供了一种快速锁定的全数字延迟锁相环，包括鉴相器、相位测量模块、相位调节模块和同频异相信号发生器；鉴相器的输入端用于接收给定时钟信号和外部时钟网络提供的反馈信号，鉴相器的输出端与相位测量模块的输入端相连接；相位测量模块与相位调节模块相连接；相位调节模块与外部时钟网络相连接；同频异相信号发生器的输入端用于接收给定时钟信号，同频异相信号发生器与相位调节模块相连接。本实用新型采用粗调与多级精调相结合的延迟控制方式调节输入信号与反馈信号的相位差，只需经过一次延迟调节，便可实现相位的锁定。同时，被调节相位信号的频率随输入信号频率的不同而变化，故可扩展锁相环的锁相范围。
-
-
-
-
-
-
-
-
-
Search Results
12
records
(took 0.016 seconds)
