公开(公告)号：CN109144848A

公开(公告)日：2019-01-04

申请号：CN201810704039.X

申请日：2018-06-30

Applicant: 南京理工大学

Inventor： 王旭 ,  班恬

IPC: G06F11/36

CPC classification number: G06F11/3608 ,  G06F11/3668

Abstract: 本发明公开了一种Verilog HDL代码白盒测试辅助平台，包括文件管理模块、源代码显示模块、信息提取模块、处理信息显示模块和关联处理与权重分析模块，对所读取的源代码进行语法的分析和关键词的检索，由此获取所述代码段中的所有输入输出以及中间变量，并同时获取中间变量之间的数理关系式；根据所获取的关系式，将所有的中间变量和与之相关的输入输出关联起来，并通过数学公式计算得出每个中间变量的权重系数，进而确定关键节点，以便对源代码进行白盒测试时观察中间变量的选择。本发明能够快速准确地找出关键的中间变量，并将输出与中间变量和输入相关联，提高了对Verilog HDL代码进行测试的效率。

公开(公告)号：CN109144848B

公开(公告)日：2021-06-29

申请号：CN201810704039.X

申请日：2018-06-30

Applicant: 南京理工大学

Inventor： 王旭 ,  班恬

IPC: G06F11/36

Abstract: 本发明公开了一种Verilog HDL代码白盒测试辅助平台，包括文件管理模块、源代码显示模块、信息提取模块、处理信息显示模块和关联处理与权重分析模块，对所读取的源代码进行语法的分析和关键词的检索，由此获取所述代码段中的所有输入输出以及中间变量，并同时获取中间变量之间的数理关系式；根据所获取的关系式，将所有的中间变量和与之相关的输入输出关联起来，并通过数学公式计算得出每个中间变量的权重系数，进而确定关键节点，以便对源代码进行白盒测试时观察中间变量的选择。本发明能够快速准确地找出关键的中间变量，并将输出与中间变量和输入相关联，提高了对Verilog HDL代码进行测试的效率。