公开(公告)号：CN116720472A

公开(公告)日：2023-09-08

申请号：CN202310708804.6

申请日：2023-06-15

Applicant: 南京大学

Inventor： 王中风 ,  汤可 ,  冯浪

IPC: G06F30/392 ,  G06F30/394 ,  G06F17/11

Abstract: 本发明提供了一种基于混合整形规划的ASIC布局优化方法，包括：步骤1，对ASIC版图中的布局问题进行数学建模；步骤2，对每个网络的线长以轻量级RST模型建立MIP方程；步骤3，利用整形变量对非线性方程线性处理；步骤4，引入单流量算法，确保RST线长模型的正确性。本发明提出的方案通过对ASIC标准单元位置的建模和对其网络的RST的精确建模，把布局的条件转化成线性规划问题的约束，把减少布局的线长转化成线性规划问题的目标函数，在线性规划方程求解过程中，不断减少版图的线长，即不断优化初始版图的布局。该方案同时实现了集成电路设计中布局和布线两大难题。

公开(公告)号：CN116502224A

公开(公告)日：2023-07-28

申请号：CN202310474575.6

申请日：2023-04-27

Applicant: 南京大学

Inventor： 王中风 ,  王鑫瑞 ,  冯浪

IPC: G06F21/56

Abstract: 本发明提供了一种应用于软件安全执行的硬件监测器方法及装置，所述装置包括经过修改的核心、信息选择器、专用乱序架构、并行比较器、监测器寄存器、数据结构、高速缓存器、规则旁路缓存、先进先出缓存器FIFO；所述专用乱序架构用于提升性能；所述并行比较器用于降低监测延迟；所述数据结构用于记录包含安全规则的安全规则表；所述规则旁路缓存用于削减冗余的监测操作；本发明具有高灵活性，能实现更广范围的安全策略，本发明性能开销和专用硬件监测器相近，得益于高灵活性和高性能，本发明能够实现高计算需求的安全策略。

公开(公告)号：CN117574809A

公开(公告)日：2024-02-20

申请号：CN202311533245.6

申请日：2023-11-16

Applicant: 南京大学

Inventor： 沙金 ,  徐鸣锴 ,  冯浪

IPC: G06F30/327 ,  G06F30/33

Abstract: 本发明公开了一种用于EDA软件的数字VLSI设计共架构算法。在给定两个数字VLSI电路网表中，选择一个电路作为“参考网表”，另一个电路为“目标网表”，对其构建与网表结构相同的图。之后算法会先分析其中一个图中每个点的连接关系，并进行匹配。最终根据匹配的点，生成共架构后的电路。本专利提出了一种启发式算法，能在多项式时间内快速找到足够多的两个设计的网表中相同的部分。