公开(公告)号：CN112470136A

公开(公告)日：2021-03-09

申请号：CN201980048615.2

申请日：2019-05-28

Applicant: 北欧半导体公司

Inventor： 马可·温布拉德 ,  马克库·瓦哈泰尼 ,  詹姆斯·尼瓦拉 ,  马蒂·蒂凯宁 ,  汉努·塔尔维蒂

IPC: G06F13/28

Abstract: 电子设备(1)具有处理器(2)；外围设备(3)，所述外围设备具有数据接口和数据属性接口；用于所述外围设备(3)的直接存储器存取(DMA)控制器(6；7)；存储器(4)；总线系统(5)，所述总线系统连接所述处理器(2)、所述DMA控制器(6；7)和所述存储器(4)；在所述DMA控制器(6；7)与所述外围设备(3)之间的数据链路(8；10)；以及在所述DMA控制器(6；7)与所述外围设备(3)之间的数据属性链路(9；11)，所述数据属性链路与所述数据链路(8；10)分开。所述DMA控制器(6；7)具有数据传递电路系统，用于通过所述数据链路(8；10)在所述存储器(4)与所述外围设备(3)的所述数据接口之间传递数据，以及用于通过所述数据属性链路(9；11)在所述存储器(4)与所述外围设备(3)的所述数据属性接口之间传递与所述数据相关联的数据属性信息。

公开(公告)号：CN112513856A

公开(公告)日：2021-03-16

申请号：CN201980049863.9

申请日：2019-05-29

Applicant: 北欧半导体公司

Inventor： 马可·温布拉德 ,  马克库·瓦哈泰尼 ,  詹姆斯·尼瓦拉 ,  马蒂·蒂凯宁 ,  汉努·塔尔维蒂

IPC: G06F21/72 ,  G06F21/74

Abstract: 一种硬件加密引擎(8)包括用于通过存储器总线接收输入数据的直接存储器存取(DMA)输入模块(13)，及加密模块(15)。所述加密模块(15)包括具有输入寄存器长度的输入寄存器(20)，及配置成对所述输入寄存器(20)中的数据执行加密操作的电路系统(22)。所述硬件加密引擎(8)还包括长度小于所述输入寄存器长度的两倍的输入对齐缓冲器(16)，及用于对所述输入对齐缓冲器(16)中的输入数据执行对齐操作的对齐电路系统(23)。所述硬件加密引擎(8)配置成在缓冲不大于所述输入对齐缓冲器(16)的所述长度的输入数据量之后，将由所述DMA输入模块(13)所接收的输入数据从所述存储器总线(10)传送到所述加密模块(15)的所述输入寄存器(20)。