公开(公告)号：CN114064547A

公开(公告)日：2022-02-18

申请号：CN202111369382.1

申请日：2021-11-15

Applicant: 北京邮电大学

Inventor： 王程 ,  王羽琪 ,  赵晓燕 ,  童建飞 ,  王卫东

IPC: G06F13/42

Abstract: 本发明是一种基于PCIe的通信协议栈硬件加速架构，属于通信技术领域。本发明采用PCIe通用接口实现通信协议栈与FPGA的数据交互，通信协议栈仿真平台搭建在PC上，FPGA使用AXI总线架构进行数据传输；PCIe通用接口的软件接口集成在通信协议栈仿真平台中，硬件接口中设置有XDMA IP核；FPGA中设置MIG、AXIDMA、DDR和FIFO IP核。本发明通过AXIDMA实现了数据由AXI4总线向AXI4‑Stream总线的搬移，加快了FPGA内部数据传输速度，同时通过FIFO保证了电路中的时序同步；通过上位机中断清除设置，可以无限制向FPGA发送数据且不被打断；PCIe通用接口适用性强。

公开(公告)号：CN114064547B

公开(公告)日：2023-06-13

申请号：CN202111369382.1

申请日：2021-11-15

Applicant: 北京邮电大学

Inventor： 王程 ,  王羽琪 ,  赵晓燕 ,  童建飞 ,  王卫东

IPC: G06F13/42

Abstract: 本发明是一种基于PCIe的通信协议栈硬件加速架构构建方法，属于通信技术领域。本发明采用PCIe通用接口实现通信协议栈与FPGA的数据交互，通信协议栈仿真平台搭建在PC上，FPGA使用AXI总线架构进行数据传输；PCIe通用接口的软件接口集成在通信协议栈仿真平台中，硬件接口中设置有XDMA IP核；FPGA中设置MIG、AXIDMA、DDR和FIFO IP核。本发明通过AXIDMA实现了数据由AXI4总线向AXI4‑Stream总线的搬移，加快了FPGA内部数据传输速度，同时通过FIFO保证了电路中的时序同步；通过上位机中断清除设置，可以无限制向FPGA发送数据且不被打断；PCIe通用接口适用性强。