公开(公告)号：CN119673249A

公开(公告)日：2025-03-21

申请号：CN202311219874.1

申请日：2023-09-20

Applicant: 北京超弦存储器研究院

Inventor： 朱正勇 ,  康卜文 ,  刘铭旭 ,  巫谢帅 ,  赵超

IPC: G11C16/04 ,  G11C16/24 ,  G11C7/06

Abstract: 一种存储器及其访问控制方法、电子设备，所述存储器包括：至少一个存储阵列和与所述存储阵列连接的多个感测放大器，每个所述存储阵列包括多层堆叠的存储单元阵列；多条公共位线，与多层所述存储单元阵列中的位线连接，每条所述公共位线连接一个所述感测放大器，每条所述公共位线与所述公共位线对应连接的所述感测放大器之间设置有一个开关子电路，其中，所述开关子电路被配置为：在信号感应阶段，连通所述公共位线与对应的所述感测放大器；在信号放大阶段，断开所述公共位线与对应的所述感测放大器。本实施例提供的方案，可以在信号放大阶段断开公共位线与感测放大器，可以降低位线之间电容耦合对感测放大器读出数据的影响。

公开(公告)号：CN115171750B

公开(公告)日：2023-05-23

申请号：CN202210804195.X

申请日：2022-07-07

Applicant: 北京超弦存储器研究院

Inventor： 朱正勇 ,  康卜文 ,  巫谢帅 ,  赵超

IPC: G11C11/408 ,  G11C11/401 ,  G11C11/4074

Abstract: 本申请实施例提供了一种存储器及其访问方法、电子设备。该存储器包括至少一个存储阵列、至少一个控制电路、若干用于读操作的读字线和读位线；存储阵列包括若干阵列排布的存储单元，存储单元包括第一晶体管和第二晶体管；控制电路与读字线和读位线连接；在预处理阶段，将第一电压传输至读位线；以及控制电路被配置为在预处理阶段，将第一电压传输至读字线；在读取感应阶段，将第二电压传输至存储单元连接的读字线。本申请提供的存储器能够将数据可靠的读出，同时能够避免或者有效降低串扰。

公开(公告)号：CN115171750A

公开(公告)日：2022-10-11

申请号：CN202210804195.X

申请日：2022-07-07

Applicant: 北京超弦存储器研究院

Inventor： 朱正勇 ,  康卜文 ,  巫谢帅 ,  赵超

IPC: G11C11/408 ,  G11C11/401 ,  G11C11/4074

Abstract: 本申请实施例提供了一种存储器及其访问方法、电子设备。该存储器包括至少一个存储阵列、至少一个控制电路、若干用于读操作的读字线和读位线；存储阵列包括若干阵列排布的存储单元，存储单元包括第一晶体管和第二晶体管；控制电路与读字线和读位线连接；在预处理阶段，将第一电压传输至读位线；以及控制电路被配置为在预处理阶段，将第一电压传输至读字线；在读取感应阶段，将第二电压传输至存储单元连接的读字线。本申请提供的存储器能够将数据可靠的读出，同时能够避免或者有效降低串扰。

公开(公告)号：CN119207507A

公开(公告)日：2024-12-27

申请号：CN202310767212.1

申请日：2023-06-27

Applicant: 北京超弦存储器研究院

Inventor： 王丹 ,  康卜文 ,  巫谢帅 ,  朱正勇 ,  刘铭旭

IPC: G11C11/401 ,  G11C11/4063 ,  G11C11/4094 ,  G11C11/408

Abstract: 本申请涉及一种写字线使能电路及使能控制方法、存储器、电子设备。写字线使能电路用于与存储单元连接，存储单元包括读晶体管和写晶体管，以及与读晶体管连接的读字线和读位线，与写晶体管连接的写字线和写位线，写字线使能电路包括感测控制电路，与写位线相连接，被配置为：获取写位线传输的数据信号，根据数据信号输出写控制信号；启动控制电路，与感测控制电路连接且与写字线相连接，被配置为：根据写控制信号向写字线输出使能信号。采用本申请的写字线使能电路能够提高读写容错率。