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公开(公告)号:CN118400160A
公开(公告)日:2024-07-26
申请号:CN202410591898.8
申请日:2024-05-14
Applicant: 北京计算机技术及应用研究所
Abstract: 本发明涉及一种IPsec大容量规则双散列匹配装置和方法,属于网络安全领域。本发明通过对双散列的方法实现对安全策略的匹配。利用散列函数对待匹配的五元组进行计算得到第一键值,进而得到第一哈希表的数组下标,利用数组下标索引的方式,实现了对于安全策略的快速查找与匹配。针对大容量规则下可能出现的哈希冲突问题,在冲突表项的表项数据地址构建第二哈希表,对第一键值利用散列函数进行计算得到第二键值,进而得到第二哈希表的数组下标。通过双散列计算的方式,大大减少了在大容量规则下的哈希冲突问题。
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公开(公告)号:CN117459222A
公开(公告)日:2024-01-26
申请号:CN202311341877.2
申请日:2023-10-17
Applicant: 北京计算机技术及应用研究所
IPC: H04L9/08 , H04L9/06 , G06N3/0464 , G06N3/044 , G06N3/08
Abstract: 本发明涉及一种基于人工神经网络的密码生成方法,属于人工智能、机器学习、安全保密领域。本发明构建生成密码的人工神经网络,采样明密文数据库;输入用户数据生成初始密码;以事件触发的方式设计自适应反馈律;设计停止循环迭代条件,直到迭代停止条件为止。该方法利用人工神经网络的复杂结构和以事件触发方式切换反馈控制律的方法,可灵活调整神经网络的收敛速度,且能生成安全复杂的网络参数空间,利用参数空间快速生成通信秘钥,破译难度大,可提供多场景条件下的临时或长期保密通信需求。
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公开(公告)号:CN115758397A
公开(公告)日:2023-03-07
申请号:CN202211295201.X
申请日:2022-10-21
Applicant: 北京计算机技术及应用研究所
Abstract: 本发明涉及一种模块化的数据加解密系统架构,属于计算机密码领域。本发明采用所述模块化的加解密架构,分别在系统级芯片处理器和FPGA上运行,通过系统级芯片上管理软件和微处理模块软件的解耦设计和协同工作,实现密码处理与底层硬件的解耦,解决密码应用模块的重复设计和重复替换问题;FPGA架构采用多算法模块嵌入的方式,微处理模块与FPGA算法模块一一对应,解决一种密码应用模块可以运行多种硬件平台,一个硬件平台运行多种密码应用模块。管理软件通过采用系统内部标准socket的方式与微处理模块通信,采用总线的方式与FPGA通信,实现不同微处理模块与不同密码模块的标准化与平台化,完成密码微处理模块的调度和密码资源统一管理等功能。
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