公开(公告)号：CN109344111A

公开(公告)日：2019-02-15

申请号：CN201811194582.6

申请日：2018-10-15

Applicant: 北京电子工程总体研究所

Inventor： 王景煜 ,  刘征宇 ,  王飞 ,  王维 ,  庞兆峰 ,  李叶繁 ,  王德锋

IPC: G06F15/163 ,  G06F9/54

Abstract: 本发明公开了一种基于双核ARM的SOC的数据传输系统和方法，所述数据传输系统包括第一硬核、第二硬核、第一共享缓存区、第二共享缓存区，第一中断和第二中断，其中第一硬核用于向第一共享缓存区写入数据和读取数据、向第二共享缓存区写入数据和读取数据，向第二硬核发送所述第一中断；第二硬核用于从第一共享缓存区读取数据、向第二共享缓存区写入数据，向第一硬核发送第二中断；第一硬核和第二硬核根据启动信号启动数据交互，通过读写第一共享缓存区和第二共享缓存区、发送第一中断和第二中断实现第一硬核和第二硬核之间的数据传输。本发明提供的实施例能够解决基于双核ARM芯片的SOC系统上的数据传输，并且能够满足数据传输的有效性和可靠性。

公开(公告)号：CN109388177B

公开(公告)日：2021-07-27

申请号：CN201811194441.4

申请日：2018-10-15

Applicant: 北京电子工程总体研究所

Inventor： 王景煜 ,  刘征宇 ,  王飞 ,  庞兆峰 ,  李叶繁 ,  王维 ,  王德锋

IPC: G06F1/04 ,  G06F15/173

Abstract: 本发明公开了一种基于多内核DSP的内核间时序同步方法和数据传输方法，所述内核间时序同步方法包括：设置DSP的系统时钟，所述DSP按照预定义的定时周期发送定时中断；设置所述DSP中的第一内核的第一计算周期，第二内核的第二计算周期，所述第一计算周期大于等于所述定时周期，所述第一计算周期小于所述第二计算周期；所述第一内核根据接收的定时中断确定所述第一内核中第一计算周期的第一起点和第二计算周期的第二起点，并分别发送中断至所述第二内核作为所述第二内核中第一计算周期和第二计算周期的起点。本发明提供的实施例能够解决多内核DSP中内核间不同计算周期的时序同步问题，并有效提高内核间的数据传输效率。

公开(公告)号：CN109388177A

公开(公告)日：2019-02-26

申请号：CN201811194441.4

申请日：2018-10-15

Applicant: 北京电子工程总体研究所

Inventor： 王景煜 ,  刘征宇 ,  王飞 ,  庞兆峰 ,  李叶繁 ,  王维 ,  王德锋

IPC: G06F1/04 ,  G06F15/173

Abstract: 本发明公开了一种基于多内核DSP的内核间时序同步方法和数据传输方法，所述内核间时序同步方法包括：设置DSP的系统时钟，所述DSP按照预定义的定时周期发送定时中断；设置所述DSP中的第一内核的第一计算周期，第二内核的第二计算周期，所述第一计算周期大于等于所述定时周期，所述第一计算周期小于所述第二计算周期；所述第一内核根据接收的定时中断确定所述第一内核中第一计算周期的第一起点和第二计算周期的第二起点，并分别发送中断至所述第二内核作为所述第二内核中第一计算周期和第二计算周期的起点。本发明提供的实施例能够解决多内核DSP中内核间不同计算周期的时序同步问题，并有效提高内核间的数据传输效率。