公开(公告)号：CN112437308B

公开(公告)日：2024-11-01

申请号：CN202011261404.8

申请日：2020-11-12

Applicant: 北京深维科技有限公司

Inventor： 李明 ,  耿嘉 ,  樊平

IPC: H04N19/176 ,  H04N19/423 ,  H04N19/436 ,  H04N19/625 ,  H04N19/70 ,  H04N19/15

Abstract: 本发明公开了一种WebP编码方法及装置，应用于包含FPGA加速卡和CPU端的设备上，FPGA加速卡的DDR缓存端接收到CPU端发送的目标图片；FPGA加速卡从DDR缓存端读取目标图片的YUV图像数据，并将YUV图像数据的WebP编码过程，划分为顺序执行的多个编码步骤进行流水线并行处理，以得到编码后的WebP码流；FPGA加速卡回传WebP码流至所述DDR缓存端；DDR缓存端将所述WebP码流发送至CPU端。通过本发明实现了WebP编码算法的流水线并行处理，从而提高了WebP编码算法的运行速度，进而提高了WebP编码效率。

公开(公告)号：CN106528923A

公开(公告)日：2017-03-22

申请号：CN201610857686.5

申请日：2016-09-27

Applicant: 北京深维科技有限公司

Inventor： 李明 ,  樊平

IPC: G06F17/50

CPC classification number: G06F17/5072

Abstract: 本发明涉及一种芯片全局布局方法。本发明实施例提供一种芯片全局布局方法，包括：根据芯片结构创建多个密度箱，并获取网表；根据布局算法为芯片进行初始布局，将多个实例分别映射至对应的密度箱，而后判断芯片布局是否满足全局布局结束条件；当不满足时，获取并计算芯片上多个箱集合的集合密度；将集合密度大于密度因子的箱集合作为种子箱集合，并按照集合密度从大到小的顺序依次对种子箱集合进行扩展，直至种子箱集合的集合密度小于密度因子；判断芯片布局是否满足全局布局结束条件，当芯片布局满足全局布局结束条件，结束布局。该方法极大的降低了芯片全局布局的迭代次数，在降低了全局布局时间的同时,使得实例的分布更为均匀。

公开(公告)号：CN106528921A

公开(公告)日：2017-03-22

申请号：CN201610856186.X

申请日：2016-09-27

Applicant: 北京深维科技有限公司

Inventor： 李明 ,  樊平

IPC: G06F17/50

CPC classification number: G06F17/5054 ,  G06F17/509 ,  G06F2217/06

Abstract: 本发明实施例涉及一种FPGA芯片布局中实现区域约束的方法，包括：获取包括多个实例的网表、约束文件；根据约束文件创建约束区域，并将多个实例中受约束的实例置于对应的约束区域，以及创建全局区域，并将多个实例中不受约束的实例置于全局区域；当约束区域不存在约束错误时，进行芯片初始布局，为每个实例分配初始位置；通过布局算法移动多个实例，而后在当受约束的实例被移出对应的约束区域时，将受约束的实例移入对应的约束区域；判断芯片布局是否满足布局结束条件，若满足，则结束芯片布局。本发明在不增加布局算法的时间复杂度的情况下，实现区域约束的功能，保证了芯片布局在无约束、单个约束、多个约束等情况下布局功能的实现。

公开(公告)号：CN112437308A

公开(公告)日：2021-03-02

申请号：CN202011261404.8

申请日：2020-11-12

Applicant: 北京深维科技有限公司

Inventor： 李明 ,  耿嘉 ,  樊平

IPC: H04N19/176 ,  H04N19/423 ,  H04N19/436 ,  H04N19/625 ,  H04N19/70 ,  H04N19/15

Abstract: 本发明公开了一种WebP编码方法及装置，应用于包含FPGA加速卡和CPU端的设备上，FPGA加速卡的DDR缓存端接收到CPU端发送的目标图片；FPGA加速卡从DDR缓存端读取目标图片的YUV图像数据，并将YUV图像数据的WebP编码过程，划分为顺序执行的多个编码步骤进行流水线并行处理，以得到编码后的WebP码流；FPGA加速卡回传WebP码流至所述DDR缓存端；DDR缓存端将所述WebP码流发送至CPU端。通过本发明实现了WebP编码算法的流水线并行处理，从而提高了WebP编码算法的运行速度，进而提高了WebP编码效率。

公开(公告)号：CN112437309A

公开(公告)日：2021-03-02

申请号：CN202011261407.1

申请日：2020-11-12

Applicant: 北京深维科技有限公司

Inventor： 李明 ,  耿嘉 ,  樊平

IPC: H04N19/176 ,  H04N19/423 ,  H04N19/436 ,  H04N19/625 ,  H04N19/15

Abstract: 本发明公开了一种JPEG编码方法及装置，应用于图像处理领域，FPGA加速卡的DDR缓存端接收CPU端发送的目标图片；FPGA加速卡从DDR缓存端读取目标图片的RGB数据，并将RGB数据的JPEG编码过程，划分为多个顺序执行的编码步骤进行流水线并行处理，以得到编码后的JPEG码流；FPGA加速卡回传所述JPEG码流至所述DDR缓存端；DDR缓存端将JPEG码流发送至CPU端，通过本发明提高了JPEG编码算法的运行速度，进而提高了JPEG编码效率。