-
公开(公告)号：CN102789815A
公开(公告)日：2012-11-21
申请号：CN201210148171.X
申请日：2012-05-10
Applicant: 北京时代民芯科技有限公司 , 中国航天科技集团公司第九研究院第七七二研究所
Abstract: 本发明介绍了一种用于FPGA配置的PROM电路架构，采用模块化设计，通过增加特定功能的外围电路，将FLASH存储器设计为可存储FPGA配置数据，并且可适应FPGA不同配置模式需求的PROM电路，最终能够完成边界扫描模式、串行模式或者并行模式下FPGA的独立配置。采用此电路架构的PROM可以通过级联的方式进行容量扩充，并且兼容IEEE 1149.1及IEEE1532边界扫描标准，这极大提升了面向FPGA应用的灵活性。
-
公开(公告)号：CN102789815B
公开(公告)日：2015-02-11
申请号：CN201210148171.X
申请日：2012-05-10
Applicant: 北京时代民芯科技有限公司 , 中国航天科技集团公司第九研究院第七七二研究所
Abstract: 本发明介绍了一种用于FPGA配置的PROM电路架构，采用模块化设计，通过增加特定功能的外围电路，将FLASH存储器设计为可存储FPGA配置数据，并且可适应FPGA不同配置模式需求的PROM电路，最终能够完成边界扫描模式、串行模式或者并行模式下FPGA的独立配置。采用此电路架构的PROM可以通过级联的方式进行容量扩充，并且兼容IEEE 1149.1及IEEE1532边界扫描标准，这极大提升了面向FPGA应用的灵活性。
-
公开(公告)号：CN101937917B
公开(公告)日：2012-02-22
申请号：CN201010268550.3
申请日：2010-08-31
Applicant: 北京时代民芯科技有限公司 , 中国航天科技集团公司第九研究院第七七二研究所
IPC: H01L27/02
Abstract: 一种集成电路中静电放电防护结构，包括第一类静电放电防护器件和第二类静电放电防护器件，第一类静电放电防护器件为二极管，第二类静电放电防护器件为带齐纳二极管的分段双级晶体管，带齐纳二极管的分段双级晶体管由分段双级晶体管、发射极串联电阻、集电极串联电阻、基极电阻的和齐纳二极管组成。集成电路的静电放电防护结构对输入缓冲器、输出缓冲器、电源轨线、地轨线提供了静电放电保护，其中的静电放电防护器件在版图中使用了分段双极晶体管结构，使用虚设多晶硅栅结构在各段双极晶体管中构成了一个低触发电压的齐纳二极管和发射极、集电极的串联电阻。本发明有效的提高了集成电路的静电放电防护能力，降低了静电放电防护电路的触发电压，提高了静电放电防护器件的均匀导通性，且有效的节省了静电放电防护器件的版图面积。
-
公开(公告)号：CN101937917A
公开(公告)日：2011-01-05
申请号：CN201010268550.3
申请日：2010-08-31
Applicant: 北京时代民芯科技有限公司 , 中国航天科技集团公司第九研究院第七七二研究所
IPC: H01L27/02
Abstract: 一种集成电路中静电放电防护结构，包括第一类静电放电防护器件和第二类静电放电防护器件，第一类静电放电防护器件为二极管，第二类静电放电防护器件为带齐纳二极管的分段双级晶体管，带齐纳二极管的分段双级晶体管由分段双级晶体管、发射极串联电阻、集电极串联电阻、基极电阻的和齐纳二极管组成。集成电路的静电放电防护结构对输入缓冲器、输出缓冲器、电源轨线、地轨线提供了静电放电保护，其中的静电放电防护器件在版图中使用了分段双极晶体管结构，使用虚设多晶硅栅结构在各段双极晶体管中构成了一个低触发电压的齐纳二极管和发射极、集电极的串联电阻。本发明有效的提高了集成电路的静电放电防护能力，降低了静电放电防护电路的触发电压，提高了静电放电防护器件的均匀导通性，且有效的节省了静电放电防护器件的版图面积。
-
公开(公告)号：CN102324926B
公开(公告)日：2013-07-17
申请号：CN201110120308.6
申请日：2011-05-10
Applicant: 北京时代民芯科技有限公司 , 中国航天科技集团公司第九研究院第七七二研究所
IPC: H03K19/177
Abstract: 本发明公开了一种FPGA无竞争上电配置与重配置的互联矩阵，包括PIPS输入点、PIPS输出点、PIPS双向点、逻辑输入控制器和三态输入控制器。所述PIPS输入点的输入端口通过逻辑输入控制器与连接到互联矩阵的逻辑模块的输出端相连，或通过三态输入控制器与电源或地直接相连；所述PIPS输出点的输出端口与连接到互联矩阵的逻辑模块的输入端相连。所述逻辑输入控制器和三态输入控制器的输出在使能信号的控制下打开或关闭。采用本发明解决了SRAM型FPGA上电、配置和重配置过程中，由于内部信号竞争出现的大电流问题，减轻了上电时电源系统的负载。
-
Patent Agency Ranking
公开(公告)号：CN102361451B
公开(公告)日：2013-10-02
申请号：CN201110262577.6
申请日：2011-09-06
Applicant: 北京时代民芯科技有限公司 , 中国航天科技集团公司第九研究院第七七二研究所
IPC: H03K19/177
Abstract: 一种FPGA配置电路架构，包括配置存储器、配置中心、分布式列地址译码器、帧数据寄存器、衍生寄存器、行控制电路和多路选择器。通过对传统配置电路架构的改进设计，可将配置数据的帧结构由传统的纵向一位宽物理分布改进为以矩阵形式的物理分布，并且可使用行地址、列地址和辅地址对配置存储单元矩阵寻址，完成单次独立配置。采用此电路架构的FPGA配置方法简化了配置数据的帧长度设置，降低配置指令复杂程度，节约硬件开销；采用此电路架构的FPGA配置方法还能够对FPGA中的可编程逻辑模块进行独立重新配置，而不影响其周围的可编程逻辑模块功能，这为用户的动态重构应用提供节省了宝贵的配置时间，极大提升用户动态重构应用的灵活性。
-
公开(公告)号：CN102361451A
公开(公告)日：2012-02-22
申请号：CN201110262577.6
申请日：2011-09-06
Applicant: 北京时代民芯科技有限公司 , 中国航天科技集团公司第九研究院第七七二研究所
IPC: H03K19/177
Abstract: 一种FPGA配置电路架构，包括配置存储器、配置中心、分布式列地址译码器、帧数据寄存器、衍生寄存器、行控制电路和多路选择器。通过对传统配置电路架构的改进设计，可将配置数据的帧结构由传统的纵向一位宽物理分布改进为以矩阵形式的物理分布，并且可使用行地址、列地址和辅地址对配置存储单元矩阵寻址，完成单次独立配置。采用此电路架构的FPGA配置方法简化了配置数据的帧长度设置，降低配置指令复杂程度，节约硬件开销；采用此电路架构的FPGA配置方法还能够对FPGA中的可编程逻辑模块进行独立重新配置，而不影响其周围的可编程逻辑模块功能，这为用户的动态重构应用提供节省了宝贵的配置时间，极大提升用户动态重构应用的灵活性。
-
公开(公告)号：CN102324926A
公开(公告)日：2012-01-18
申请号：CN201110120308.6
申请日：2011-05-10
Applicant: 北京时代民芯科技有限公司 , 中国航天科技集团公司第九研究院第七七二研究所
IPC: H03K19/177
Abstract: 本发明公开了一种FPGA无竞争上电配置与重配置的互联矩阵，包括PIPS输入点、PIPS输出点、PIPS双向点、逻辑输入控制器和三态输入控制器。所述PIPS输入点的输入端口通过逻辑输入控制器与连接到互联矩阵的逻辑模块的输出端相连，或通过三态输入控制器与电源或地直接相连；所述PIPS输出点的输出端口与连接到互联矩阵的逻辑模块的输入端相连。所述逻辑输入控制器和三态输入控制器的输出在使能信号的控制下打开或关闭。采用本发明解决了SRAM型FPGA上电、配置和重配置过程中，由于内部信号竞争出现的大电流问题，减轻了上电时电源系统的负载。
-
公开(公告)号：CN101552605A
公开(公告)日：2009-10-07
申请号：CN200910084448.5
申请日：2009-05-19
Applicant: 北京时代民芯科技有限公司 , 中国航天科技集团公司第九研究院第七七二研究所
IPC: H03K19/0185 , H03K3/02
Abstract: 一种可耐受高电压输入的接口电路，I/O引脚连接外部，上拉/下拉结构给I/O引脚提供输出时的高/低电平。接收模式时阻抗控制电路关闭上拉/下拉结构，传输模式时使能上拉/下拉结构。上拉/下拉保护结构在接收模式时保护上拉/下拉结构。栅极保护电路在接收模式时为上拉保护结构提供保护电压。传输模式时N阱偏置电路为上拉结构及上拉保护结构中PMOS晶体管所处的N阱提供等于内部电源的偏置电压；接收模式时如果I/O引脚的电压高于内部电源电压则为上拉结构和上拉保护结构中的PMOS晶体管所处的N阱提供一个接近I/O引脚电压的偏置电压，反之则提供一个等于内部电源的偏置电压。阱偏置驱动电路在传输模式时为N阱偏置电路提供驱动信号。
-
公开(公告)号：CN116203886B
公开(公告)日：2025-05-16
申请号：CN202310250901.5
申请日：2023-03-15
Applicant: 北京时代民芯科技有限公司 , 北京微电子技术研究所
IPC: G05B19/042
Abstract: 本发明提供一种应用于FPGA的高安全电路设计，包括鉴权电路、回读译码电路、寄存器控制电路三个模块。鉴权电路将对FPGA的加密码流进行身份验证，若鉴权失败，将通过逻辑运算控制WBSTAR寄存器读出的值为预设的值；或在鉴权失败后，破坏针对WBSTAR寄存器回读的地址译码过程以使其回读地址错误。本发明根据FPGA配置及回读过程进行高安全设计，以鉴权结果控制回读地址译码过程或WBSTAR寄存器的读权限，保护FPGA的加密码流和数据，有效的防止了恶意码流注入和后门问题。
-
-
-
-
-
-
-
-
-
Search Results
102
records
(took 0.147 seconds)
