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公开(公告)号：CN112600547B
公开(公告)日：2023-08-29
申请号：CN202011439450.2
申请日：2020-12-07
Applicant: 北京时代民芯科技有限公司 , 北京微电子技术研究所
IPC: H03K19/017 , H03K19/0185
Abstract: 一种宽范围输入输出接口电路，属于集成电路领域；作为输出接口的情况下，利用辅助电压产生单元(103)的开启与关闭，通过双模式电平转换单元，使输出驱动单元(101)中PMOS晶体管栅源电压等于内核工作电源电压；作为输入接口的情况下，利用辅助电压产生单元(103)的开启与关闭，通过耐压输入缓冲器单元(104)和耐压输入缓冲器单元(105)的开启与关闭，使耐压输入缓冲器单元(104)中PMOS晶体管栅源电压等于输入输出接口电源电压。
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公开(公告)号：CN111176911B
公开(公告)日：2023-08-08
申请号：CN201911129123.4
申请日：2019-11-18
Applicant: 北京时代民芯科技有限公司 , 北京微电子技术研究所
IPC: G06F11/22 , G06F11/273
Abstract: 本发明涉及一种新型的大存储量高速FPGA辅助配置系统，所述的配置存储器模块中存储配置阶段主控FPGA模块的运行配置文件；配置存储器模块在每次系统上电时，将存储的运行配置文件发送至主控FPGA模块，主控FPGA模块完成配置；在烧写阶段，从上位机将烧写阶段配置文件发送至主控FPGA模块，主控FPGA模块完成烧写控制配置，所述上位机烧写模块将配置码流通过通信模块发送至主控FPGA模块，由主控FPGA模块将配置码流烧写至码流存储器，系统断电；在配置阶段，系统上电，待主控FPGA模块运行配置文件完成配置后，接收外部发送的配置指令，从码流存储器中获取对应的配置码流，并将获取的配置码流通过通信模块发送至待测FPGA，完成待测FPGA的配置。
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公开(公告)号：CN115267515A
公开(公告)日：2022-11-01
申请号：CN202210424535.6
申请日：2022-04-21
Applicant: 北京时代民芯科技有限公司 , 北京微电子技术研究所
IPC: G01R31/317 , G01R31/3181 , G01R31/3185 , G06F8/61
Abstract: 本发明涉及一种可编程集成电路自动化测试系统及方法，系统包括上位机、通信模块、主控FPGA以及待测FPGA模块；上位机向主控FPGA发送待测的码流，并控制其对待测FPGA模块的码流烧写。在烧写阶段，上位机将码流发送至主控FPGA，主控FPGA再将码流发送回上位机进行校验，校验通过后上位机向主控FPGA发送烧写指令，控制主控FPGA向待测FPGA烧写码流；在测试阶段，主控FPGA根据上位机的指令向待测FPGA发送激励，并采集待测FPGA的响应，根据响应生成指令反馈给上位机；在循环遍历阶段，上位机通过对测试结果的判断，对测试流程进行控制，能够自动化、批量式地完成多个码流的烧写与测试。
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公开(公告)号：CN112650139B
公开(公告)日：2022-08-02
申请号：CN202011459833.6
申请日：2020-12-11
Applicant: 北京时代民芯科技有限公司 , 北京微电子技术研究所
IPC: G05B19/05
Abstract: 一种面向DDR3存储协议的时钟控制器及控制方法，摒弃传统的时钟控制电路，采用负反馈结构减少时钟受工艺、温度、噪声引起的影响，结构包括数字延时锁相环、镜像对称延时链、格雷码相位选择器、格雷码相位插值器实现对时钟的精准控制、较低的相位误差和较少的锁定时间。本发明面向DDR3存储协议的时钟控制器可以实现DDR3时钟的64级TAP的精准延时，保证采样时钟延迟数据有效窗口的中心位置，提高高频时钟采样的稳定性和可靠性，时钟最高频率最高可达到800MHz。
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公开(公告)号：CN113325744A
公开(公告)日：2021-08-31
申请号：CN202110450232.7
申请日：2021-04-25
Applicant: 北京时代民芯科技有限公司 , 北京微电子技术研究所
IPC: G05B19/042
Abstract: 一种面向DDR3存储协议的校准控制器，摒弃传统的时钟控制电路，采用负反馈结构减少时钟受工艺、温度、噪声引起的影响，结构包括数字延迟锁相环、镜像多相位延时链、多相位选择器、高精度相位插值器实现对时钟的精准控制、较低的相位误差和较少的锁定时间。本发明面向DDR3存储协议的校准控制器在最高频率800MHz条件下可以实现DDR3时钟的128级TAP的精准延时，最高延迟精度可达到9.77ps，保证采样时钟延迟数据有效窗口的中心位置，提高DDR3高频时钟采样的稳定性和可靠性。
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Patent Agency Ranking
公开(公告)号：CN108388301B
公开(公告)日：2021-04-13
申请号：CN201810139148.1
申请日：2018-02-11
Applicant: 北京时代民芯科技有限公司 , 北京微电子技术研究所
IPC: G05F1/575
Abstract: 一种抗单粒子加固数字低压差线性稳压器。使用数字方式实现，其中包括控制电路、细调比较器电路、粗调比较器电路、状态译码电路、粗调移位链、中调移位链、细调移位链、保持移位环、保持移位环、传输晶体管阵列等模块。通过将供电过程分为粗调、中调、细调三个阶段解决响应速度、电源纹波等问题：粗调阶段的快速搜索可以将响应速度提高数倍；细调阶段最小化传输晶体管的标准宽长优化电源纹波；中调阶段为粗调与细调的过渡与缓冲。采用加固单元、系统加固等多种方式对电路进行抗辐射加固。
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公开(公告)号：CN112597009A
公开(公告)日：2021-04-02
申请号：CN202011480339.8
申请日：2020-12-15
Applicant: 北京时代民芯科技有限公司 , 北京微电子技术研究所
IPC: G06F11/36
Abstract: 本发明涉及一种基于覆盖率排序的FPGA内嵌PCI Express IP核量产测试优化方法，具体步骤如下：步骤1：产生FPGA内嵌PCI Express IP核测试需要的测试向量集；步骤2：使用测试向量节点覆盖率统计算法对测试向量集中的每个测试向量进行节点覆盖率测算；步骤3：由步骤2得到测试向量集中节点覆盖率最高的单测试向量；步骤4：使用测试向量集排序算法基于步骤3得到的单测试向量，对原测试向量集进行排序优化，完成对测试向量集的优化。通过以上步骤，在不降低测试覆盖率的前提下，采用基于覆盖率排序的量产测试优化方法完成对测试向量集的排序优化，可以有效提高测试向量集的测试效率，缩短配置测试时间，降低配置测试成本。
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公开(公告)号：CN111176911A
公开(公告)日：2020-05-19
申请号：CN201911129123.4
申请日：2019-11-18
Applicant: 北京时代民芯科技有限公司 , 北京微电子技术研究所
IPC: G06F11/22 , G06F11/273
Abstract: 本发明涉及一种新型的大存储量高速FPGA辅助配置系统，所述的配置存储器模块中存储配置阶段主控FPGA模块的运行配置文件；配置存储器模块在每次系统上电时，将存储的运行配置文件发送至主控FPGA模块，主控FPGA模块完成配置；在烧写阶段，从上位机将烧写阶段配置文件发送至主控FPGA模块，主控FPGA模块完成烧写控制配置，所述上位机烧写模块将配置码流通过通信模块发送至主控FPGA模块，由主控FPGA模块将配置码流烧写至码流存储器，系统断电；在配置阶段，系统上电，待主控FPGA模块运行配置文件完成配置后，接收外部发送的配置指令，从码流存储器中获取对应的配置码流，并将获取的配置码流通过通信模块发送至待测FPGA，完成待测FPGA的配置。
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公开(公告)号：CN105790755B
公开(公告)日：2018-11-06
申请号：CN201610109372.7
申请日：2016-02-26
Applicant: 北京时代民芯科技有限公司 , 北京微电子技术研究所
IPC: H03K19/177
Abstract: 一种单粒子加固的可编程用户寄存器电路，通过对传统锁存器采用双冗余互锁结构的电路实现用户寄存器的单粒子加固设计，在此基础上加入多模可编程控制开关使用户寄存器能够在多种工作模式间切换，采用了多电源多模控制器电路，在数据路径上使用用户逻辑电源，在可编程开关上使用多模开关控制电源能够完全消除双冗余互锁结构的单粒子加固设计和可编程开关产生的时序影响。本发明单粒子加固指标比传统寄存器提高3个数量级，并且可以实现边沿触发器、电平锁存器、同步/异步的置位/复位、数据保持等可编程功能，使用户在使用可编程用户寄存器时具有更高的灵活性、更好的时序性能和极高的抗单粒子加固指标。
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公开(公告)号：CN105577164B
公开(公告)日：2018-05-08
申请号：CN201610036936.9
申请日：2016-01-20
Applicant: 北京时代民芯科技有限公司 , 北京微电子技术研究所
IPC: H03K19/0175
Abstract: 本发明一种适用于宇航用FPGA的抗单粒子瞬态差分驱动器，用于生成符合LVDS25/LVDS33/LVDS25EXT/LVDS33EXT/LDT等差分标准的差分信号，且具备抗单粒子瞬态能力，可嵌入宇航用FPGA的IO接口电路中，在空间辐射环境中应用。通过在偏置电压通路上设置滤波电路，并在输出数据通路上设置用户可编程控制的滤波电路，可有效避免单粒子效应引起的瞬间电压波动在两条通路上传播，消除对最终输出差分信号的影响，避免后级接收电路识别错误和数据传输出错。
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